基于单双跳变的低功耗确定性BIST及种子压缩方法技术

本发明专利技术涉及大规模数字集成电路技术领域，一种基于单双跳变的低功耗确定性BIST及种子压缩方法，一方面，为了降低测试功耗，本发明专利技术使用了一种新型的单双跳变单元和ROM存储的控制信号通过单双混合跳变来生成确定性种子，然后利用单跳变重播种技术来生成确定性测试向量。同时，为了减少冗余向量的个数，减少测试时间，本发明专利技术还增加了2‑bit减法计数器来约束重播种过程中确定性测试向量生成的个数。另一方面，为了压缩面积开销并生成控制信号，本发明专利技术还提出了对应的种子压缩方法，实验结果表明，本发明专利技术提出的BIST和种子压缩方法的测试性能，如测试时间、面积开销及测试功耗都有很大程度的降低。

【技术实现步骤摘要】

本专利技术涉及一种基于单双跳变的低功耗确定性BIST及种子压缩方法，属于大规模数字集成电路

技术介绍
如今，随着制造工艺尺寸的不断减少，低功耗技术的普及，对测试功耗的要求也随之增加。此外，测试矢量之间相关性较低，这导致在测试状态下产生的功耗往往比正常工作状态下高出许多，最终这将会影响到芯片的可靠性。因此如何降低测试功耗成为近些年来的研究热点。而目前低功耗内建自测试的研究方向主要分为两类：(1)降低待测电路的测试功耗(2)降低向量生成器的功耗。前者主要通过如修改或划分扫描链的结构、扫描链重排序以及增加额外的控制逻辑等方法来降低功耗，后者主要通过测试矢量重排序，减少向量生成器的跳变以及过滤冗余的测试向量等方法来降低测试功耗。目前，由于单跳变技术卓越的低功耗特性，它被广泛地使用在低功耗BIST设计当中。它的基本原理是保证两两相邻的测试向量之间有且只有1位发生了跳变，这样可以很大幅度的降低芯片的测试功耗。同时，在之前的研究中发现，比起多跳变测试向量，单跳变测试向量能够更好的检测到多种故障类型，例如延迟故障。因此，各种伪随机单跳变测试方案被提出。如图1所示的伪随机单跳变确定性向量生成器是由LFSR和2-bit扭环计数器(twistedringcounter，TRC)构成，它利用控制信号sel可以灵活地实现LFSR与TRC模式的来回切换。当处于TRC模式下，由L-stageLFSR指定2-bitTRC发生单跳变。而当进入LFSR模式后，电路会生成新的相关性较低的伪随机种子，用于更快速地提高故障覆盖率。不过与确定性测试技术相比，伪随机测试技术既无法达到ATPG所能达到的故障覆盖率，同时为了实现较高的故障覆盖率还需要耗费较长的测试时间，增加测试功耗。为了减低测试时间并保证故障覆盖率，采用确定性测试方案应该会有比较好的结果。
技术实现思路
为了克服现有技术中存在的不足，本专利技术目的是提供一种基于单双跳变的低功耗确定性BIST及种子压缩方法。一方面，为了降低测试功耗，本专利技术使用了一种新型的单双跳变单元和ROM存储的控制信号通过单双混合跳变来生成确定性种子，然后利用单跳变重播种技术来生成确定性测试向量。同时，为了减少冗余向量的个数，减少测试时间，本专利技术还增加了2-bit减法计数器来约束重播种过程中确定性测试向量生成的个数。另一方面，为了压缩面积开销并生成控制信号，本专利技术还提出了对应的种子压缩方法，实验结果表明，本专利技术提出的BIST和种子压缩方法的测试性能，如测试时间、面积开销及测试功耗都有很大程度的降低。为了实现上述专利技术目的，解决现有技术中所存在的问题，本专利技术采取的技术方案是：一种基于单双跳变的低功耗确定性BIST，包括状态机，n/2个单双跳变单元SDIC，长度为n/2+1位串行移位寄存器，减法计数器、存储器及被测电路，其中n为测试向量集的测试宽度；所述状态机设有5个输入数据端口，分别是CLK、start、reset、feedback及ROM数据输出，另外，状态机还设有5个输出信号端口，分别是SEED_BIT[n/2-1:0]、sel、ini_val、load和ROM读取控制信号；所述n/2个单双跳变单元SDIC中的每个SDIC单元设有4个输入端口，分别是SEED_BIT、CE、sel及clk，另外，还设有2个输出端口，分别是Q1和Q2；所述长度为n/2+1位串行移位寄存器，是由n/2个DFFR寄存器和1个DFFS寄存器串行连接所构成；所述减法计数器设有3个输入端口，分别是load、ini_val和dec_en，另外，还设有2个输出端口，分别是feed_back和shift_en，其特征在于：所述状态机中的输出端口load及ini_val分别与减法计数器中的输入端口load及ini_val相连，所述状态机中的输出端口sel及SEED_BIT[n/2-1:0]分别与n/2个单双跳变单元SDIC中的每个SDIC单元输入端口sel及SEED_BIT相连，所述状态机中的输出端口ROM读取控制信号与存储器中输入端口的ROM读取控制信号相连，所述状态机中的输入端口ROM数据输出及feedback分别与储器中输出端口ROM数据输出及减法计数器中的输出端口feed_back相连，所述状态机中的输入端口CLK分别与n/2个单双跳变单元SDIC中的每个SDIC单元输入端口clk相连，所述DFFS寄存器输出端口与第1个DFFR寄存器输入端口相连，最后一个DFFR寄存器输出端口与减法计数器输入端口dec_en相连，所述减法计数器输出端口shift_en及时钟输入信号CLK与与门输入端相连，输出端分别与n/2个DFFR寄存器和1个DFFS寄存器时钟输入端相连，所述n/2个DFFR寄存器输出端口分别与n/2个单双跳变单元SDIC中输入端口CE相连，所述n/2个单双跳变单元SDIC中输出端口Q1、Q2分别与被测电路输入端相连。所述每个SDIC单元包括触发器dff1、dff2、异或门以及与门，所述触发器dff1的输出端Q1及SDIC单元输入端口sel分别与异或门输入端相连，所述异或门输出端与触发器dff2输入端口D2相连，所述触发器dff2输出端口Q2反向与触发器dff1输入端口D1相连，所述SDIC单元输入端口clk、SEED_BIT及CE分别与与门输入端相连，其输出端分别与触发器dff1、dff2中的输入端口clk相连。所述一种基于单双跳变的低功耗确定性BIST的种子压缩方法，包括以下步骤：步骤1、初始化，基于被测电路，使用Altanta工具生成确定性测试集Tpx，将000..0作为确定性种子deter_seed；设置SEED_BIT[n/2-1:0]为00..0,sel为1，其中n为测试向量集的测试宽度，初始化向量集All_pat,candi_seed_set和hm_dis_set；步骤2、压缩与确定性种子完全相容的测试向量，具体包括以下子步骤：(a)从确定性测试集Tpx中挑选出与确定性种子完全相容的目标向量，将它们从Tpx中删除；与确定性种子完全相容的测试向量是由确定性种子经过轮流的k次单跳变产生的，(m-1)*n/2<k<＝m*n/2，m按照有效的最小原则选取，0<m<＝4，n为测试向量集的测试宽度；(b)记录最大的m值为M，用M-1作为2-bit减法计数器的初始值，基于确定性种子，模仿测试向量生成器通过轮流的M*n/2次单跳变生成M*n/2个确定性测试向量，保存到All_本文档来自技高网...

【技术保护点】
一种基于单双跳变的低功耗确定性BIST，包括状态机，n/2个单双跳变单元SDIC，长度为n/2+1位串行移位寄存器，减法计数器、存储器及被测电路，其中n为测试向量集的测试宽度；所述状态机设有5个输入数据端口，分别是CLK、start、reset、feedback及ROM数据输出，另外，状态机还设有5个输出信号端口，分别是SEED_BIT[n/2‑1:0]、sel、ini_val、load和ROM读取控制信号；所述n/2个单双跳变单元SDIC中的每个SDIC单元设有4个输入端口，分别是SEED_BIT、CE、sel及clk，另外，还设有2个输出端口，分别是Q1和Q2；所述长度为n/2+1位串行移位寄存器，是由n/2个DFFR寄存器和1个DFFS寄存器串行连接所构成；所述减法计数器设有3个输入端口，分别是load、ini_val和dec_en，另外，还设有2个输出端口，分别是feed_back和shift_en，其特征在于：所述状态机中的输出端口load及ini_val分别与减法计数器中的输入端口load及ini_val相连，所述状态机中的输出端口sel及SEED_BIT[n/2‑1:0]分别与n/2个单双跳变单元SDIC中的每个SDIC单元输入端口sel及SEED_BIT相连，所述状态机中的输出端口ROM读取控制信号与存储器中输入端口的ROM读取控制信号相连，所述状态机中的输入端口ROM数据输出及feedback分别与储器中输出端口ROM数据输出及减法计数器中的输出端口feed_back相连，所述状态机中的输入端口CLK分别与n/2个单双跳变单元SDIC中的每个SDIC单元输入端口clk相连，所述DFFS寄存器输出端口与第1个DFFR寄存器输入端口相连，最后一个DFFR寄存器输出端口与减法计数器输入端口dec_en相连，所述减法计数器输出端口shift_en及时钟输入信号CLK与与门输入端相连，输出端分别与n/2个DFFR寄存器和1个DFFS寄存器时钟输入端相连，所述n/2个DFFR寄存器输出端口分别与n/2个单双跳变单元SDIC中输入端口CE相连，所述n/2个单双跳变单元SDIC中输出端口Q1、Q2分别与被测电路输入端相连。...

【技术特征摘要】
1.一种基于单双跳变的低功耗确定性BIST，包括状态机，n/2个单双跳
变单元SDIC，长度为n/2+1位串行移位寄存器，减法计数器、存储器及被测
电路，其中n为测试向量集的测试宽度；所述状态机设有5个输入数据端口，
分别是CLK、start、reset、feedback及ROM数据输出，另外，状态机还设有
5个输出信号端口，分别是SEED_BIT[n/2-1:0]、sel、ini_val、load和ROM读
取控制信号；所述n/2个单双跳变单元SDIC中的每个SDIC单元设有4个输
入端口，分别是SEED_BIT、CE、sel及clk，另外，还设有2个输出端口，分
别是Q1和Q2；所述长度为n/2+1位串行移位寄存器，是由n/2个DFFR寄存
器和1个DFFS寄存器串行连接所构成；所述减法计数器设有3个输入端口，
分别是load、ini_val和dec_en，另外，还设有2个输出端口，分别是feed_back
和shift_en，其特征在于：所述状态机中的输出端口load及ini_val分别与减法
计数器中的输入端口load及ini_val相连，所述状态机中的输出端口sel及
SEED_BIT[n/2-1:0]分别与n/2个单双跳变单元SDIC中的每个SDIC单元输入
端口sel及SEED_BIT相连，所述状态机中的输出端口ROM读取控制信号与
存储器中输入端口的ROM读取控制信号相连，所述状态机中的输入端口ROM
数据输出及feedback分别与储器中输出端口ROM数据输出及减法计数器中的
输出端口feed_back相连，所述状态机中的输入端口CLK分别与n/2个单双跳
变单元SDIC中的每个SDIC单元输入端口clk相连，所述DFFS寄存器输出端
口与第1个DFFR寄存器输入端口相连，最后一个DFFR寄存器输出端口与减
法计数器输入端口dec_en相连，所述减法计数器输出端口shift_en及时钟输入
信号CLK与与门输入端相连，输出端分别与n/2个DFFR寄存器和1个DFFS
寄存器时钟输入端相连，所述n/2个DFFR寄存器输出端口分别与n/2个单双
跳变单元SDIC中输入端口CE相连，所述n/2个单双跳变单元SDIC中输出端
口Q1、Q2分别与被测电路输入端相连。
2.根据权利要求1所述一种基于单双跳变的低功耗确定性BIST，其特
征在于：所述每个SDIC单元包括触发器dff1、dff2、异或门以及与门，所述
触发器dff1的输出端Q1及SDIC单元输入端口sel分别与异或门输入端相连，
所述异或门输出端与触发器dff2输入端口D2相连，所述触发器dff2输出端口
Q2反向与触发器dff1输入端口D1相连，所述SDIC单元输入端口clk、
SEED_BIT及CE分别与与门输入端相连，其输出端分别与触发器dff1、dff2
中的输入端口clk相连。
3.根据权利要求1所述一种基于单双跳变的低功耗确定性BIST的种子压
缩方法，其特征在于包括以下步骤：
步骤1、初始化，基于被测电路，使用Altanta工具生成确定性测试集Tpx，
将000..0作为确定性种子deter_seed；设置SEED_BIT[n/2-1:0]为00..0,sel为1，其
中n为测试向量集的测试宽度，初始化向量集All_pat,candi_seed_set和
hm_dis_set；
步骤2、压缩与确定性种子完全相容的测试向量，具体包括以下子步骤：
(a)从确定性测试集Tpx中挑选出与确定性种子完全相容的目标向量，将
它们从Tpx中删除；与确定性种子完全相容的测试向量是由确定性种子经过轮
流...

【专利技术属性】
技术研发人员：张建伟，丁秋红，吴国强，陈晓明，滕飞，马万里，王政操，郝文凯，
申请(专利权)人：大连理工大学，
类型：发明
国别省市：辽宁;21