一种基于数据位宽重组的三维片上网络容错电路及其容错方法技术

本发明专利技术公开了一种基于数据位宽重组的三维片上网络容错电路及其容错方法，三维片上网络是由n层晶片组成，任意相邻两层晶片是通过多根TSV垂直连接，其特征是，在每层晶片上设置有容错电路；包括互连选择模块；数据位宽自适应重组模块；发送通道；接收通道；数据位宽逆重组模块。本发明专利技术能提高TSV的利用率，降低传输延迟，从而保证数据传输的正确性。

【技术实现步骤摘要】

本专利技术属于集成电路片上网络(NoC)的通信
，尤其涉及一种基于位宽重组的弱优化容错电路及其容错方法。
技术介绍
硅通孔(ThroughSiliconVia，TSV)技术是三维芯片中互联上下层不同模块的主要方法之一，然而由于制造工艺水平的限制，在芯片制作完成后会出现一些故障TSV，这些故障TSV会导致其互联的模块失效甚至整个芯片的失效，而容错电路可以减小故障TSV带来的影响，实现芯片正常的通信。《16thIEEEInternationalOn-LineTestingSymposium》2010年115-120页中‘Configurableserialfault-tolerantlinkforcommunicationin3dintegratedsystems’一文中提出使用串行通讯以及信号重映射方式，将数据映射到无故障通道上实现容错。其不足之处在于：该文所提的方案是先根据故障通道中功能正常的TSV数目对数据进行分组，再将分组后的数据映射到无故障通道上进行传输。考虑到数据分组的局限性，对于一定的容错目标，对数据进行分组后得到的数据宽度不一定等于功能正常的TSV的数目，这导致在数据映射到无故障通道上时会有TSV处于空闲状态，即无法在同一时间同时利用数据通道中所有无故障TSV，进而导致传输延迟的增加。
技术实现思路
本专利技术为克服现有技术的不足，提出了一种基于数据位宽重组的三维片上网络容错电路及其容错方法，旨在提高TSV的利用率，并降低传输延迟，从而能确保数据传输的正确性。本专利技术为达到上述目的所采用的技术方案是：本专利技术一种基于数据位宽重组的三维片上网络容错电路，所述三维片上网络是由n层晶片组成，任意相邻两层晶片是通过多根TSV垂直连接；其特点是，在第i层晶片上设置有容错电路，所述第i个容错电路包括第i层容错电路发送端和第i个容错电路接收端；所述第i个容错电路发送端含有第i个发送通道、第i个互连选择模块、第i个数据位宽自适应重组模块；所述第i个容错电路接收端含有第i个接收通道和第i个数据位宽逆重组模块；所述第i个发送通道包括：第i个发送控制逻辑和第i个发送FIFO；所述第i个接收通道包括：第i个接收控制逻辑和第i个接收FIFO；1≤i≤n；假设第i层晶片需要向第i+1层晶片连续发送位宽为N的原始数据；则所述第i层晶片通过第i个发送控制逻辑将外部的原始数据存入第i个发送FIFO；所述第i个数据位宽自适应重组模块获取所述第i层晶片和第i+1层晶片之间无故障TSV的个数M，并在所述第i个发送控制逻辑的控制下从所述第i个发送通道中依次读取N位的原始数据后，将所述N位的原始数据转换为M位的重组数据并发送给所述第i个互联选择模块；所述第i个互联选择模块将所述M位的重组数据通过M根无故障TSV发送给第i+1层晶片；1≤M≤N；所述第i+1层晶片的互联选择模块接收所述M位的重组数据并传递给第i+1个接收通道；所述第i+1个接收通道通过第i+1个接收控制逻辑将所述M位的重组数据存入第i+1个发送FIFO；所述i+1个数据位宽重组模块依次不断读取M位的重组数据，并对所述重组数据的位数进行计数，当计数值C大于等于N时，所述第i+1个数据位宽重组模块将C位的重组数据恢复为N的原始数据并输出；假设第i+1层晶片需要向第i层晶片连续发送位宽为N的原始数据；则所述第i+1层晶片通过第i+1个发送控制逻辑将外部的原始数据存入第i+1个发送FIFO；所述第i+1个数据位宽自适应重组模块获取所述第i层晶片和第i+1层晶片之间无故障TSV的个数M，并在所述第i+1个发送控制逻辑的控制下从所述第i+1个发送通道中依次读取N位的原始数据后；将所述N位的原始数据转换为M位的重组数据并发送给所述第i+1个互联选择模块；所述第i+1个互联选择模块将所述M位的重组数据通过M根无故障TSV发送给第i层晶片；1≤M≤N；所述第i层晶片的互联选择模块接收所述M位的重组数据并传递给第i个接收通道；所述第i个接收通道通过第i个接收控制逻辑将所述M位的重组数据存入第i个发送FIFO；所述第i个数据位宽逆重组模块依次不断读取M位的重组数据，并对所述重组数据的位数进行计数，当计数值C大于等于N时，所述第i个数据位宽逆重组模块将C位的重组数据恢复为N位的原始数据并输出；从而实现第i层晶片与第i+1层晶片之间双向数据传输的容错功能。本专利技术所述的三维片上网络容错电路的特点也在于，所述任意一个数据位宽自适应重组模块包括：移位寄存器Q、初始化控制器、有效数据计数器和移位控制器；所述移位寄存器Q获取无故障TSV的个数M；所述初始化控制器对所述移位寄存器Q进行初始化处理，将2个N位的原始数据存入所述移位寄存器Q中；同时，所述有效数据计数器对所述移位寄存器Q中数据的位数进行计数，获得计数值C；所述移位寄存器Q通过所述移位控制器将高M位数据移出，从而形成M位的重组数据；所述移位控制器将所述移位寄存器Q中剩余的C-M位数据向高位移动M位；同时，所述有效数据计数器对所述移位寄存器Q中数据的位数进行计数，获得计算值C′＝C-M；所述移位控制器判断C′是否满足加载条件，当满足加载条件时，所述移位控制器将发送FIFO中的下一个N位原始数据加载到移位寄存器Q中，同时，所述有效数据计数器对所述移位寄存器Q中数据的位数进行计数，获得计算值C″＝C-M+N；从而完成加载过程；所述移位寄存器Q中将下一个高M位数据移出；从而完成移位过程；以所述移位过程和加载过程的循环实现将N位的原始数据转换为M位的重组数据。所述任意一个数据位宽逆重组模块包括：逆重组移位寄存器QR、逆重组初始化控制器、逆重组有效数据计数器和逆重组移位控制器；所述逆重组移位控制器获取数据原始数据的位宽N；所述逆重组初始化控制器对所述逆重组移位寄存器QR进行初始化处理，将2个M位的原始数据存入所述逆重组移位寄存器QR中；同时，所述逆重组有效计数器对所述逆重组移位寄存器QR中的数据位数进行计数，获得计数值CR；所述逆重组移位寄存器通过所述逆重组移位控制器将高N位数据移出，从而形成N位的原始数据；所述逆重组移位控制器将所述逆重组移位寄存器QR中剩余的CR-N位数据向高位移动N位；同时，所述逆重组有效数据计数器对所述逆重组移位寄存器QR中数据的位数进行计数，获得计算值C′R＝CR-N；所述逆重组移位控制器判断C′R是否满足移位条件，当满足移位条件时，所述逆重组移位控制器将所述逆重组移位寄存器中的高N位数据移出；从而完成逆重组移位过本文档来自技高网...

【技术保护点】
一种基于数据位宽重组的三维片上网络容错电路，所述三维片上网络是由n层晶片组成，任意相邻两层晶片是通过多根TSV垂直连接；其特征是，在第i层晶片上设置有容错电路，所述第i个容错电路包括第i层容错电路发送端和第i个容错电路接收端；所述第i个容错电路发送端含有第i个发送通道、第i个互连选择模块、第i个数据位宽自适应重组模块；所述第i个容错电路接收端含有第i个接收通道和第i个数据位宽逆重组模块；所述第i个发送通道包括：第i个发送控制逻辑和第i个发送FIFO；所述第i个接收通道包括：第i个接收控制逻辑和第i个接收FIFO；1≤i≤n；假设第i层晶片需要向第i+1层晶片连续发送位宽为N的原始数据；则所述第i层晶片通过第i个发送控制逻辑将外部的原始数据存入第i个发送FIFO；所述第i个数据位宽自适应重组模块获取所述第i层晶片和第i+1层晶片之间无故障TSV的个数M，并在所述第i个发送控制逻辑的控制下从所述第i个发送通道中依次读取N位的原始数据后，将所述N位的原始数据转换为M位的重组数据并发送给所述第i个互联选择模块；所述第i个互联选择模块将所述M位的重组数据通过M根无故障TSV发送给第i+1层晶片；1≤M≤N；所述第i+1层晶片的互联选择模块接收所述M位的重组数据并传递给第i+1个接收通道；所述第i+1个接收通道通过第i+1个接收控制逻辑将所述M位的重组数据存入第i+1个发送FIFO；所述i+1个数据位宽重组模块依次不断读取M位的重组数据，并对所述重组数据的位数进行计数，当计数值C大于等于N时，所述第i+1个数据位宽重组模块将C位的重组数据恢复为N的原始数据并输出；假设第i+1层晶片需要向第i层晶片连续发送位宽为N的原始数据；则所述第i+1层晶片通过第i+1个发送控制逻辑将外部的原始数据存入第i+1个发送FIFO；所述第i+1个数据位宽自适应重组模块获取所述第i层晶片和第i+1层晶片之间无故障TSV的个数M，并在所述第i+1个发送控制逻辑的控制下从所述第i+1个发送通道中依次读取N位的原始数据后；将所述N位的原始数据转换为M位的重组数据并发送给所述第i+1个互联选择模块；所述第i+1个互联选择模块将所述M位的重组数据通过M根无故障TSV发送给第i层晶片；1≤M≤N；所述第i层晶片的互联选择模块接收所述M位的重组数据并传递给第i个接收通道；所述第i个接收通道通过第i个接收控制逻辑将所述M位的重组数据存入第i个发送FIFO；所述第i个数据位宽逆重组模块依次不断读取M位的重组数据，并对所述重组数据的位数进行计数，当计数值C大于等于N时，所述第i个数据位宽逆重组模块将C位的重组数据恢复为N位的原始数据并输出；从而实现第i层晶片与第i+1层晶片之间双向数据传输的容错功能。...

【技术特征摘要】
1.一种基于数据位宽重组的三维片上网络容错电路，所述三维片上网络是由n层晶片组
成，任意相邻两层晶片是通过多根TSV垂直连接；其特征是，
在第i层晶片上设置有容错电路，所述第i个容错电路包括第i层容错电路发送端和第i个
容错电路接收端；所述第i个容错电路发送端含有第i个发送通道、第i个互连选择模块、第i
个数据位宽自适应重组模块；所述第i个容错电路接收端含有第i个接收通道和第i个数据位
宽逆重组模块；所述第i个发送通道包括：第i个发送控制逻辑和第i个发送FIFO；所述第i个
接收通道包括：第i个接收控制逻辑和第i个接收FIFO；1≤i≤n；
假设第i层晶片需要向第i+1层晶片连续发送位宽为N的原始数据；则所述第i层晶片通
过第i个发送控制逻辑将外部的原始数据存入第i个发送FIFO；所述第i个数据位宽自适应重
组模块获取所述第i层晶片和第i+1层晶片之间无故障TSV的个数M，并在所述第i个发送控
制逻辑的控制下从所述第i个发送通道中依次读取N位的原始数据后，将所述N位的原始数
据转换为M位的重组数据并发送给所述第i个互联选择模块；所述第i个互联选择模块将所述
M位的重组数据通过M根无故障TSV发送给第i+1层晶片；1≤M≤N；
所述第i+1层晶片的互联选择模块接收所述M位的重组数据并传递给第i+1个接收通
道；所述第i+1个接收通道通过第i+1个接收控制逻辑将所述M位的重组数据存入第i+1个
发送FIFO；所述i+1个数据位宽重组模块依次不断读取M位的重组数据，并对所述重组数据
的位数进行计数，当计数值C大于等于N时，所述第i+1个数据位宽重组模块将C位的重组
数据恢复为N的原始数据并输出；
假设第i+1层晶片需要向第i层晶片连续发送位宽为N的原始数据；则所述第i+1层晶片
通过第i+1个发送控制逻辑将外部的原始数据存入第i+1个发送FIFO；所述第i+1个数据位
宽自适应重组模块获取所述第i层晶片和第i+1层晶片之间无故障TSV的个数M，并在所述
第i+1个发送控制逻辑的控制下从所述第i+1个发送通道中依次读取N位的原始数据后；将
所述N位的原始数据转换为M位的重组数据并发送给所述第i+1个互联选择模块；所述第
i+1个互联选择模块将所述M位的重组数据通过M根无故障TSV发送给第i层晶片；
1≤M≤N；
所述第i层晶片的互联选择模块接收所述M位的重组数据并传递给第i个接收通道；所
述第i个接收通道通过第i个接收控制逻辑将所述M位的重组数据存入第i个发送FIFO；所述
第i个数据位宽逆重组模块依次不断读取M位的重组数据，并对所述重组数据的位数进行计

\t数，当计数值C大于等于N时，所述第i个数据位宽逆重组模块将C位的重组数据恢复为N位
的原始数据并输出；从而实现第i层晶片与第i+1层晶片之间双向数据传输的容错功能。
2.根据权利要求1所述的三维片上网络容错电路，其特征是，所述任意一个数据位宽自
适应重组模块包括：移位寄存器Q、初始化控制器、有效数据计数器和移位控制器；
所述移位寄存器Q获取无故障TSV的个数M；
所述初始化控制器对所述移位寄存器Q进行初始化处理，将2个N位的原始数据存入所
述移位寄存器Q中；同时，所述有效数据计数器对所述移位寄存器Q中数据的位数进行计数，
获得计数值C；
所述移位寄存器Q通过所述移位控制器将高M位数据移出，从而形成M位的重组数据；
所述移位控制器将所述移位寄存器Q中剩余的C-M位数据向高位移动M位；同时，所
述有效数据计数器对所述移位寄存器Q中数据的位数进行计数，获得计算值C′＝C-M；
所述移位控制器判断C′是否满足加载条件，当满足加载条件时，所述移位控制器将发送
FIFO中的下一个N位原始数据加载到移位寄存器Q中，同时，所述有效数据计数器对所述移
位寄存器Q中数据的位数进行计数，获得计算值C″＝C-M+N；从而完成加载过程；
所述移位寄存器Q中将下一个高M位数据移出；从而完成移位过程；
以所述移位过程和加载过程的循环实现将N位的原始数据转换为M位的重组数据。
3.根据权利要求1所述的三维片上网络容错电路，其特征是，所述任意一个数据位宽
逆重组模块包括：逆重组移位寄存器QR、逆重组初始化控制器、逆重组有效数据计数器和逆
重组移位控制器；
所述逆重组移位控制器获取数据原始数据的位宽N；
所述逆重组初始化控制器对所述逆重组移位寄存器QR进行初始化处理，将2个M位的
原始数据存入所述逆重组移位寄存器QR中；同时，所述逆重组有效计数器对所述...

【专利技术属性】
技术研发人员：杜高明，宋平，张多利，宋宇鲲，王赵亮，尹勇生，
申请(专利权)人：合肥工业大学，
类型：发明
国别省市：安徽;34