N型动态阈值晶体管、制备方法及提高工作电压的方法技术

本发明专利技术提供一种N型动态阈值晶体管、制备方法及提高工作电压的方法，包括衬底结构，NMOS器件及PN结器件；PN结器件的P区与NMOS器件的体区连接，PN结器件的N区与NMOS器件的栅连接。在P型本征区中进行N型重掺杂分别形成NMOS器件的源、漏区和体区，同时形成PN结器件；在沟道区上方依次形成栅氧化层、多晶硅层，对多晶硅层进行N型重掺杂形成栅；通过通孔和金属将NMOS器件的栅和PN结器件的N区相连。本发明专利技术通过在栅体连接通路上形成一个反偏PN结，来提升体区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了N型动态阈值晶体管在低功耗电路设计领域的应用价值。

【技术实现步骤摘要】

本专利技术涉及半导体器件
，特别是涉及一种N型动态阈值晶体管、制备方法及提高工作电压的方法。
技术介绍
在整个半导体行业向新一代半导体器件的衍变过程中，芯片制造商面临着严峻的挑战。具体的讲，生产高性能芯片的制造商面临的挑战来自对速度更快、温度更低的芯片设计的需求。用于移动应用的芯片制造商需要的是功耗更小的半导体器件。为了应对这些挑战，大多数业界领先的器件制造商都选择了具有低功耗高速度的优势的绝缘体上硅(SOI，SiliconOnInsulator)技术。绝缘体上硅的体区可以浮空，或者引出接到一个固定电势位上。当体区电压升高时，器件阈值电压降低，可以有效的增大驱动电流。SOI动态阈值晶体管(DTMOS，DynamicThresholdMetalOxideSemiconductor)是将体区和栅极相接，实现阈值电压的动态调整。该类型器件阈值动态可变，当器件开启时，体区电压升高，导致阈值降低，电流驱动能力提高，当器件处于关断状态时，具有较高的阈值电压，从而降低漏电流。然而体区与源、漏区形成的PN结，若栅极电压高于该PN结导通电压时，导致电流突然增大，引起功耗的增加。由于该寄生二极管的存在，导致动态阈值晶体管工作电压较低，一般在0.7V以下，因此不能与传统的晶体管共用电源电压，也限制了动态阈值晶体管的应用领域。射频技术对功耗及性能相对敏感，尽管SOIDTMOS晶体管可以提供较低的功耗和较高的性能，但是其工作电压较低，对于工作电压较高时并不能直接使用。因此，如何提高SOI动态阈值晶体管的工作电压已成为本领域技术人员亟待解决的问题之一。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种N型动态阈值晶体管、制备方法及提高工作电压的方法，用于解决现有技术中SOI动态阈值晶体管的工作电压低，不能与传统的晶体管共用电源电压，限制应用领域等问题。为实现上述目的及其他相关目的，本专利技术提供一种N型动态阈值晶体管，所述N型动态阈值晶体管至少包括：衬底结构，位于所述衬底结构上的NMOS器件及PN结器件；所述NMOS器件的沟道区为P型本征区、体区为N型重掺杂区；所述PN结器件以所述NMOS器件的沟道区作为P区，以所述NMOS器件的体区作为N区；所述PN结器件的P区与所述NMOS器件的体区的连接，所述PN结器件的N区与所述NMOS器件的栅连接。优选地，所述衬底结构至少包括半导体基底及位于所述半导体基底上的氧化层。优选地，所述NMOS器件为n个并联的NMOS管，n为大于等于1的自然数。更优选地，所述PN结器件为与n个并联的NMOS管一一对应连接的n个PN结二极管。更优选地，所述PN结器件为1个PN结二极管。优选地，所述NMOS器件还包括位于所述沟道区和栅之间的栅氧化层，以及位于沟道区两侧的源区和漏区；其中，所述栅为N型重掺杂区，所述源区和所述漏区为N型重掺杂区。优选地，所述NMOS器件和所述PN结器件通过通孔及金属连接。为实现上述目的及其他相关目的，本专利技术还提供一种N型动态阈值晶体管的制备方法，所述N型动态阈值晶体管的制备方法至少包括：提供一衬底结构，在所述衬底结构上制备P型本征区；在所述P型本征区中进行N型重掺杂以分别形成NMOS器件的源、漏区和体区，所述NMOS器件的源、漏区之间为沟道区，所述NMOS器件的沟道区和体区分别作为P区和N区形成PN结器件，所述PN结器件的P区和所述NMOS器件的体区相连；在所述NMOS器件的沟道区上方形成栅氧化层，在所述栅氧化层上形成多晶硅层，对所述多晶硅层进行N型重掺杂以形成所述NMOS器件的栅；通过通孔和金属将所述NMOS器件的栅和所述PN结器件的N区相连。为实现上述目的及其他相关目的，本专利技术还提供一种提高N型动态阈值晶体管工作电压的方法，所述提高N型动态阈值晶体管工作电压的方法至少包括：在NMOS器件的栅和体区之间连接PN结器件，所述PN结器件的阴极连接所述NMOS器件的栅，所述PN结器件的阳极连接所述NMOS器件的体区；其中，所述NMOS器件的体区为N型重掺杂区，同时作为所述PN结器件的N区，所述NMOS器件的沟道区为P型本征区，同时作为所述PN结器件的P区；以使所述NMOS器件的体区电压升高，进而降低阈值电压、提高驱动电流，实现工作电压的提高。如上所述，本专利技术的N型动态阈值晶体管、制备方法及提高工作电压的方法，具有以下有益效果：本专利技术的N型动态阈值晶体管、制备方法及提高工作电压的方法通过在栅体连接通路上形成一个反偏PN结，来提升体区电压、降低阈值电压、提高驱动电流，实现工作电压的提高，扩展了N型动态阈值晶体管在低功耗电路设计领域的应用价值。附图说明图1显示为本专利技术的N型动态阈值晶体管版图的俯视示意图。图2显示为本专利技术的N型动态阈值晶体管版图的AA’向剖视示意图。图3显示为本专利技术的N型动态阈值晶体管的多插指结构版图。图4显示为本专利技术的提高N型动态阈值晶体管工作电压的方法的原理示意图。元件标号说明1N型动态阈值晶体管11衬底结构111半导体基底112氧化层12NMOS器件121沟道区122栅氧化层123栅124源区125漏区126体区13PN结器件131P区132N区14通孔15金属16浅沟道隔离S1～S4步骤具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。请参阅图1～图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。实施例一如图1～图2所示，本专利技术提供一种N型动态阈值晶体管1，所述N型动态阈值晶体管1至少包括：衬底结构11，位于所述衬底结构11上的NMOS器件12及PN结器件13。如图2所示，所述衬底结构11位于底层，作为制备半导体器件的基片。具体地，如图2所示，在本实施例中，所述衬底结构11至少包括半导体基底111及位于所述半导体基底111上的氧化层112。所述半导体本文档来自技高网...

【技术保护点】
一种N型动态阈值晶体管，其特征在于，所述N型动态阈值晶体管至少包括：衬底结构，位于所述衬底结构上的NMOS器件及PN结器件；所述NMOS器件的沟道区为P型本征区、体区为N型重掺杂区；所述PN结器件以所述NMOS器件的沟道区作为P区，以所述NMOS器件的体区作为N区；所述PN结器件的P区与所述NMOS器件的体区连接，所述PN结器件的N区与所述NMOS器件的栅连接。

【技术特征摘要】
1.一种N型动态阈值晶体管，其特征在于，所述N型动态阈值晶体管至少包括：
衬底结构，位于所述衬底结构上的NMOS器件及PN结器件；
所述NMOS器件的沟道区为P型本征区、体区为N型重掺杂区；所述PN结器件以
所述NMOS器件的沟道区作为P区，以所述NMOS器件的体区作为N区；所述PN结器
件的P区与所述NMOS器件的体区连接，所述PN结器件的N区与所述NMOS器件的栅
连接。
2.根据权利要求1所述的N型动态阈值晶体管，其特征在于：所述衬底结构至少包括半导
体基底及位于所述半导体基底上的氧化层。
3.根据权利要求1所述的N型动态阈值晶体管，其特征在于：所述NMOS器件为n个并联
的NMOS管，n为大于等于1的自然数。
4.根据权利要求3所述的N型动态阈值晶体管，其特征在于：所述PN结器件为与n个并联
的NMOS管一一对应连接的n个PN结二极管。
5.根据权利要求1或3所述的N型动态阈值晶体管，其特征在于：所述PN结器件为1个
PN结二极管。
6.根据权利要求1所述的N型动态阈值晶体管，其特征在于：所述NMOS器件还包括位于
所述沟道区和栅之间的栅氧化层，以及位于沟道区两侧的源区和漏区；其中，所述栅为N
型重掺杂区，所述源区和所述漏区为N型重掺杂区。
7.根据权利要求1所述的N型动态阈值晶体管，其特征在于：所述NMO...

【专利技术属性】
技术研发人员：陈静，吕凯，罗杰馨，柴展，何伟伟，黄建强，王曦，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：上海;31