堆叠围栅纳米线制造方法技术

本发明专利技术提供了一种堆叠围栅纳米线制造方法，包括以下步骤：a)提供半导体衬底，在所述半导体衬底上形成有图形化的硬掩模层；b)刻蚀所述半导体衬底以形成沟槽；c)在所述沟槽的底部及侧壁形成聚合物保护层；d)重复执行步骤b)和步骤c)，以形成堆叠围栅纳米线。采用本发明专利技术的方法形成纳米线更为简单，且纳米线尺寸较易控制，不同层间对准性也更好。此外，可以结合其他原位修饰方法如热氧化或氢气退火等对刻蚀得到的纳米线进行圆化处理，从而得到期望的堆叠围栅纳米线尺寸与形貌。

【技术实现步骤摘要】

本专利技术涉及集成电路领域中的新型器件制造方法，更具体地说，涉及一种硅基堆叠围栅纳米线制造方法。
技术介绍
自进入22nm技术节点以来，新型器件结构的研究一直是纳米器件领域的热点。当前研发的主流趋势是多栅MOSFET，即通过增加栅的数量来提高栅控能力，使器件电流驱动能力更强，对短沟道效应抑制能力更好，多栅MOSFET是解决面向未来尺寸微缩时出现的各种问题最有效的途径。目前对多栅MOSFET的研究大多集中于FinFET和纳米线围栅结构，它们被普遍认为是适应特征尺寸不断微缩趋势下未来CMOS器件最具潜力的解决方案。经过多年的研究和发展，FinFET结构在22nm技术代已经被应用于批量生产。但随着集成电路的发展，当器件尺寸继续微缩到10nm以下节点的时候，短沟道效应的影响变得更加严重，FinFET结构的栅控能力已经无力满足需求。纳米线围栅器件具有全包围的栅，这种结构被认为是多栅器件的终极形态，它卓越的栅控能力能够有效地抑制极小纳米尺寸下的短沟道效应，是面向10nm以下节点硅基器件最具潜力的解决方案。但是这种结构在工艺集成上还面临着很多挑战，例如，堆叠式纳米线的形成问题，全包围假栅电极的刻蚀问题，HK/MG带来的纳米线沟道间的薄膜生长问题，纳米线的源漏接触电阻较大等问题。目前，硅基堆叠围栅纳米线的制造主要采用Si/SiGe超晶格法，即采用干法或湿法刻蚀技术去除掉SiGe牺牲层，保留Si材料，从而获得需要的硅基纳米线结构。由于Si与SiGe间的选择比有限，需要对刻蚀技术进行仔细的优化，才能确保得到水平及垂直方向较为均匀一致的堆叠围栅纳米线结构，这给常规的刻蚀技术提出了挑战。
技术实现思路
为了解决现有技术中存在的问题，本专利技术提供了一种堆叠围栅纳米线制造方法，包括以下步骤：a)提供半导体衬底，在所述半导体衬底上形成有图形化的硬掩模；b)等离子体刻蚀所述半导体衬底以形成沟槽；c)在所述沟槽的底部和侧壁形成聚合物保护层；d)重复执行步骤b)和步骤c)，以形成堆叠围栅纳米线。根据本专利技术的堆叠围栅纳米线制造方法，其中，步骤c)在步骤b)之前执行。根据本专利技术的堆叠围栅纳米线制造方法，在步骤b)中，还可以进一步包括：对刻蚀后的半导体结构执行原位钝化处理。根据本专利技术的堆叠围栅纳米线制造方法，还可以进一步包括：e)对所述堆叠围栅纳米线执行圆化处理。根据本专利技术的堆叠围栅纳米线制造方法，在步骤b)中，利用SF6、SF6/O2、SF6/O2/Ar、或SF6与其他气体的组合，对所述半导体衬底进行等离子体刻蚀。根据本专利技术的堆叠围栅纳米线制造方法，可以利用O2对所述刻蚀后的半导体结构执行原位钝化处理。根据本专利技术的堆叠围栅纳米线制造方法，在所述步骤c)中，利用钝化性气体C4F6或C4F8在所述沟槽的底部和侧壁进行钝化处理，形成聚合物保护层。根据本专利技术的堆叠围栅纳米线制造方法，所述半导体底可以是四族材料如硅基或锗基材料，例如体硅、SOI、Ge、GeOI、应变硅、GeSi中的一种，优选为体硅衬底，还可以是三五族材料或其他衬底材料。根据本专利技术的堆叠围栅纳米线制造方法，所述原位处理可以是高温热氧化和/或高温氢气退火。根据本专利技术的堆叠围栅纳米线制造方法，所述硬掩模可以是氧化硅、氮化硅、旋涂的非晶碳(SOC)，CVD沉积的非晶碳、硅基抗反射材料(SiARC)中的一种，或者是氧化硅/氮化硅、SiARC/SOC/氧化硅或氮化硅的复合结构，或是由其他电介质材料组合而成的复合结构。根据本专利技术的堆叠围栅纳米线制造方法，视纳米线的形貌和尺寸，在循环重复执行步骤b)和步骤c)时，在每个循环中可以采用相同或不同的工艺参数。本专利技术提出了一种新的硅基堆叠围栅纳米线制造方法，即仅仅采用半导体衬底材料而不引入任何的牺牲层材料，通过多步循环干法刻蚀技术一次性得到堆叠围栅纳米线结构。简单而言，本专利技术提出的硅基堆叠围栅纳米线制造方法由沉积与刻蚀步骤组成，通过交替进行的方式实现所需的纳米线结构。其中，沉积步骤采用C4F6或C4F8气体，刻蚀步骤主要采用SF6气体。在这种方法中，只要循环执行这两步即可，并且没有引入其他的气体。在本专利技术中，通过刻蚀与钝化的循环刻蚀方法，可以制造得到期望的堆叠围栅纳米线结构。与现有技术中的Si/SiGe超晶格制造纳米线的方法相比，本专利技术的方法形成纳米线更为简单，且纳米线尺寸较易控制，不同层间对准性也更好。此外，结合其他原位修饰方法如热氧化或氢气退火等可以对刻蚀得到的纳米线进行圆化处理，从而得到期望的纳米线尺寸与形貌。附图说明通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。在附图中：图1是根据本专利技术的实施方式的初始半导体结构的示意图；图2是根据本专利技术的实施方式的对硬掩模进行图案化后的半导体结构的示意图；图3是根据本专利技术的实施方式的对衬底进行等离子体刻蚀后的半导体结构的示意图；图4是根据本专利技术的实施方式的在刻蚀形成的沟槽中形成钝化保护层后的半导体结构的示意图；图5是根据本专利技术的实施方式的重复进行刻蚀和钝化后形成的半导体结构的示意图；图6是根据本专利技术的实施方式的执行圆化处理后的半导体结构的示意图；图7是根据本专利技术的实施方式的最终形成的堆叠围栅纳米线的示意图；图8是根据本专利技术的实施方式的方法的流程图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的实施例作详细描述。下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下面结合附图和实施例，参照图8对本专利技术作进一步详细说明，其中，图8是根据本专利技术的方法的流程图。如图1所示，首先提供半导体衬底100。该半导体衬底可以是硅基衬底，例如体硅、SOI、、应变硅、GeSi中的一种，优选为体硅衬底，也可以是其他四族材料如锗基材料，或者采用三五族材料，还可以采用其他材料，本专利对此不作限定。在该半导体衬底100上，采用化学气相沉积或其他方法形成一层硬掩模层101，该硬掩模层101的材料可以为可以为单一材料如氧化硅、氮化硅、旋涂的非晶碳(SOC)，CVD沉积的非晶碳、本文档来自技高网...

【技术保护点】
一种堆叠围栅纳米线制造方法，包括以下步骤：a)提供半导体衬底，在所述半导体衬底上形成有图形化的硬掩模层；b)刻蚀所述半导体衬底以形成沟槽；c)在所述沟槽的底部及侧壁形成聚合物保护层；d)交替执行步骤b)和步骤c)，以形成堆叠围栅纳米线。

【技术特征摘要】
1.一种堆叠围栅纳米线制造方法，包括以下步骤：
a)提供半导体衬底，在所述半导体衬底上形成有图形化的硬掩模层；
b)刻蚀所述半导体衬底以形成沟槽；
c)在所述沟槽的底部及侧壁形成聚合物保护层；
d)交替执行步骤b)和步骤c)，以形成堆叠围栅纳米线。
2.一种堆叠围栅纳米线制造方法，包括以下步骤：
a)提供半导体衬底，在所述半导体衬底上形成有图形化的硬掩模层；
c)在所述沟槽的底部及侧壁形成聚合物保护层；
b)刻蚀所述半导体衬底以形成沟槽；
d)交替执行步骤c)和步骤b)，以形成堆叠围栅纳米线。
3.根据权利要求1或2所述的堆叠围栅纳米线制造方法，其中，在步骤
b)中，可以进一步包括：对刻蚀后的半导体结构执行原位钝化处理。
4.根据权利要求1或2所述的堆叠围栅纳米线制造方法，进一步包括：e)
对所述堆叠围栅纳米线执行圆化处理。...

【专利技术属性】
技术研发人员：孟令款，徐秋霞，闫江，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11