本发明专利技术一种高效抑制边沿辐射的高密度PCB板及边沿辐射抑制方法。PCB板中EMI的主要来源是电源分配网络，电源分配网络中的电源/地平面对形成一个谐振腔，在谐振频率处会造成严重的电磁辐射，本发明专利技术提出的高密度PCB板及边沿辐射抑制方法，能够高效屏蔽电源/地中的电磁辐射，将EMI减小到最理想的状态。其中叠层设计采用嵌入式平面电容叠层，这种由薄电介质和电源地平面对构成的嵌入式平面电容在高频段可以看作交流短路，能够达到特别好的电磁辐射抑制效果。
【技术实现步骤摘要】
本专利技术涉及PCB板领域，更具体地涉及一种高效抑制边沿辐射的高密度PCB板及边 沿辐射抑制方法。
技术介绍
随着半导体工艺的高速发展，电子系统的集成规模越来越大，体积越来越小，速度 越来越快，功能也越来越强大。但也正是由于众多的晶体管集成到单个的芯片中，处理器和 芯片的功耗不断增加，供电电压不断减小，电压噪声容限也随之减小，电磁辐射不断增加， 信号完整性问题越来越严峻。电磁干扰(EMI)问题已成为高速数字系统设计所面临的一个 巨大挑战。 PCB的边缘辐射抑制是高速PCB EMI/EMC(板级EMI)设计的一个部分，同时也是最 重要的一个部分。现阶段，一些经常用来抑制电磁辐射的方法有:20-H准则、边缘过孔防护 栏、电磁带隙结构、分离式电容器去耦墙等。20-H准则只是一个经验法则，在很多时候达到 的抑制效果并不理想。边缘过孔防护栏是在PCB的边缘订上一些类似栅栏的过孔防护带来 屏蔽电磁辐射，可以起到不错的抑制效果。电磁带隙结构也可以起到较好的抑制效果，但是 一般蘑菇型EBG结构具有较差低频隔离而且阻带较窄。分离式电容器去耦墙设计简单，但是 只是频率低时性能突出，在高频时性能不好。 本专利技术提供的方案主要是基于嵌入式平面去耦电容的PCB的叠层设计和短路孔设 计。现在的单板及系统速率越来越高，单板PCB的叠层越来越重要。单板PCB的叠层就是将信 号层、电源平面层和地平面层在既符合机械工艺要求又符合单板性能要求下合理的堆叠在 一起。合理的叠层不仅能起到信号传输线阻抗控制的作用，同时又起到抑制板上系统噪声 的作用，能够起到抑制电磁辐射的效果。提出的该设计方法主要是针对嵌入式平面去耦电 容的叠层设计。嵌入式平面电容需要使用短路孔将噪声接入PCB的整个电流回路当中，所以 短路孔的连接方式也影响到EMI的效果。
技术实现思路
本专利技术为解决以上现有技术的缺陷，提供了一种高效抑制边沿辐射的高密度PCB 板，能够高效屏蔽电源层/地层中的电磁辐射，将EMI减小到最理想的状态。 为实现以上专利技术目的，采用的技术方案是： 一种高效抑制边沿辐射的高密度PCB板，其特征在于:采用非对称式的叠层结构或对称 式的叠层结构，其中所述非对称式的叠层结构由若干个从上到下依次分布的地层-电源层 对构成，其中所述地层-电源层对中地层位于电源层的顶部;所述对称式的叠层结构由若干 个从上到下依次分布的电源层-地层-电源层对构成，其中所述地层设置在两层电源层之 间； 非对称式的叠层结构和对称式的叠层结构中，相邻的地层与电源层之间设置有一层高 介电常数的介质层，地层、电源层与介质层贴合;所述高介电常数的介质层的介电常数大于 3.7； 非对称式的叠层结构和对称式的叠层结构中，所有的电源层/地层通过短路过孔进行 连接。上述方案中，由介质层和电源层、地层构成的嵌入式平面电容，由于较大的分布电 容在高频段可以看作交流短路，由此，电源层、地层可以视为无限小阻抗的短路。这样一个 嵌入式平面电容可视为一个平面，在这种情况下，嵌入式平面电容就可视为接地短路孔。 优选地，所述介质层的厚度为0.4mm。优选地，所述介质层的厚度为0.01mm，介电常数为20。优选地，所述非对称式的叠层结构或对称式的叠层结构中，电源层、地层的厚度一 致。 优选地，所述短路过孔的半径为0.15mm。 同时，本专利技术还提供了一种边沿辐射抑制方法，其具体方案如下： 一种边沿辐射抑制方法，通过对高密度PCB板的叠层结构进行选择以及对短路过孔的 设计来抑制边沿辐射，包括以下步骤： 51. 判断EMI干扰为低频干扰还是高频干扰，若为低频干扰，则使高密度PCB板采用对称 式的叠层结构，若为高频干扰，则使高密度PCB板采用非对称式的叠层结构； 52. 计算短路过孔的周期，若短路过孔的周期大于20H，则使高密度PCB板采用非对称式 的叠层结构，且使短路过孔只将所有的地层连接起来;若短路过孔的周期小于20H，则使则 使高密度PCB板采用对称式的叠层结构，并使短路过孔将所有的地层、所有的电源层连接起 来； 53. 若SI、S2确定的叠层结构相冲突，则采用步骤S1确定的叠层结构。 与现有技术相比，本专利技术的有益效果是： (1)嵌入式平面去耦电容可以提供快速的转换速度，从而提高高速电路的功率传输性 能。 (2)有效地减少高频噪声的功率，提高信号完整性性能，减少EMI。 (3 )性能优异，可以达到很好的抑制效果。 (4)抑制带可以达到很宽，获得很高的转折频率。【附图说明】图1为实验原型板不意图。图2为嵌入式平面去耦电容结构示意图。 图3为非对称式叠层结构示意图。 图4为对称式置层结构不意图。图5为G短路过孔示意图。 图6为P短路过孔示意图。 图7为P/G短路过孔示意图。 图8为接地短路孔示意图。【具体实施方式】附图仅用于示例性说明，不能理解为对本专利的限制； 以下结合附图和实施例对本专利技术做进一步的阐述。 实施例1 1、本专利技术的实验板原型选择。 本专利技术以现有的尺寸最常见的三层PCB板为实验板原型，大小为80mmX 120mm，介 质材料为最常用的的介电常数是4.4的FR4,介质层的厚度为0.4mm，电源/地平面层厚度为 0.03mm。激励源为集总端口激励，位于PCB板的右下侧，如图1所示。 2、抑制边沿辐射的嵌入式平面电容叠层设计。 对于这种原型板，会由于各种各样的原因产生电磁辐射。平面边缘处电流路径中 断，阻抗突变，信号发生发射产生振铃，频谱在振铃频率处出现峰值，加剧辐射。电源/地平 面对构成平面板谐振腔，被平面间的电流或者噪声激励而发生谐振现象，从而在PCB边缘产 生严重的电磁辐射。本专利技术提出的这种嵌入式平面电容叠层设计，可以达到很好的电磁辐 射抑制效果，具体步骤如下： (1)原型板的每个电源层和地层都设计成嵌入式平面电容结构，即被非常薄的、高介电 常数的介质隔开的电源/地平面对，新介质层的厚度通常取0.01mm，介电常数为20。 (2)嵌入式平面去耦电容的叠层有两种，一种是非对称式G-P-G-P-G-P的叠层设当前第1页1 2 本文档来自技高网...
【技术保护点】
一种高效抑制边沿辐射的高密度PCB板，其特征在于：采用非对称式的叠层结构或对称式的叠层结构，其中所述非对称式的叠层结构由若干个从上到下依次分布的地层‑电源层对构成，其中所述地层‑电源层对中地层位于电源层的顶部；所述对称式的叠层结构由若干个从上到下依次分布的电源层‑地层‑电源层对构成，其中所述地层设置在两层电源层之间；非对称式的叠层结构和对称式的叠层结构中，相邻的地层与电源层之间设置有一层高介电常数的介质层，地层、电源层与介质层贴合；所述高介电常数的介质层的介电常数大于3.7；非对称式的叠层结构和对称式的叠层结构中，所有的电源层/地层通过短路过孔进行连接。
【技术特征摘要】
【专利技术属性】
技术研发人员：张木水，邓春业，
申请(专利权)人：广东顺德中山大学卡内基梅隆大学国际联合研究院，中山大学，
类型：发明
国别省市：广东;44
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