半导体装置包括：第一导电型第一主电极区；与第一主电极区接触的第一导电型漂移区；与漂移区接触的第一导电型第二主电极区；第二导电型阱区，设置在漂移区的表层部的一部分，并且基准电位施加到所述第二导电型阱区；以及第一导电性电位提取区，设置在阱区的表层部，并且基准电位施加到第一导电型电位提取区，其中，阱区用作对在电位提取区与漂移区之间流动的电流进行控制的基极区。因此，能够提供一种新型半导体装置，其能够抑制芯片尺寸的增大的同时具有高可靠性。
【技术实现步骤摘要】
本专利技术涉及一种半导体装置。具体来说，涉及一种设置有启动元件的半导体装置。
技术介绍
已经公开了一种控制单独的高耐压开关晶体管的开关电源控制IC作为半导体装置，例如JP-A-2008-153636。当IC正在运行时，IC操控高耐压开关晶体管从而形成其自身的电源。然而，当IC启动时，必须从启动电路将启动电流提供到1C。启动电路通常被集成在与开关电源IC同一半导体基板中。利用这种结构，能够减少组件的数量并简化电源系统。启动电流是通过对AC 100V至240V的输入AC信号进行整流所形成的电流。为了向启动电路提供启动电流，要求启动电路的上游常开型(normally-on type)启动元件的耐压不低于450V。常导通型启动元件与开关电源控制IC设置为单块电路，以被实施为横向型高耐压结型场效应晶体管(JFET)。根据JFET的电流驱动能力来确定开关电源设备的设计规格。在开关电源控制IC中还要求进一步提高可靠性。对提高开关电源控制IC的可靠性来说，重要的是提高对JFET的静电放电(ESD)的击穿电阻(breakdown resistance)。然而，在这种开关电源控制IC中，电连接到JFET的漏区的在外部输入端子(键合衬垫)设置在JFET上。因此，难以形成与JFET并联的ESD保护元件。因为该原因，JFET自身不得不确保对ESD的击穿电阻。到目前为止，已使用这样的方法，在该方法中，增加JFET的平面尺寸并延长在平面图案的外部输入端子与FFET的源区之间的距离(即漏区的长度)，以提高对ESD的击穿电阻。然而，该方法使得芯片尺寸增大。因此，能够从一片半导体晶片得到的芯片的获得率下降从而导致成本上升。
技术实现思路
本专利技术的目的在于提供一种具有高可靠性的同时能够抑制芯片尺寸增大的新型半导体装置。为实现上述目的，本专利技术提供一种具备以下结构的半导体装置，即包括:第一导电型第一主电极区；第一导电型漂移区，与第一主电极区接触；第一导电型第二主电极区，与漂移区的外周部接触；第二导电型阱区，设置在漂移区的表层部的一部分，并且基准电位施加到该第二导电型阱区；和第一导电型电位提取区，设置在阱区的表层部，并且基准电位施加到该第一导电型电位提取区，其中，阱区用作对在电位提取区与漂移区之间流动的电流进行控制的基极区。另外，本专利技术的另一个结构为，提供一种半导体装置，包括:第一导电型第一主电极区；第一导电型漂移区，与第一主电极区接触；第一导电型第二主电极区，与漂移区接触；第二导电型阱区，设置在第二主电极区的表层部的一部分，并且基准电位施加到所述第二导电型阱区；和第一导电型电位提取区，设置在阱区的表层部，并且基准电位施加到所述第一导电型电位提取去，其中，阱区用作对在电位提取区与第二主电极区之间流动的电流进行控制的基极区。根据本专利技术，能够提供一种具有高可靠性的同时能够抑制芯片尺寸增大的新型半导体装置。【附图说明】图1为示意性地示出本专利技术第一实施例的半导体装置的结构的的主要部分的俯视图；图2为示出沿图1中的IIa-1Ia线所截取的剖面结构的剖面图；图3为示出沿图1中的IIb-1Ib线所截取的剖面结构的剖面图；图4为示出图2中的放大部分的主要部分放大剖面图；图5为用于说明在根据本专利技术第一实施例的半导体装置中的寄生npn双极晶体管的运行的ι-v特性图；图6为示意性地示出设置有根据本专利技术第一实施例的半导体装置的开关电源设备的结构的电路图；图7为示意性地示出图4中示出的半导体装置中的启动电路的结构的电路图；图8为示意性地示出根据本专利技术第二实施例的半导体装置的结构的主要部分俯视图；图9为示出形成了在图8中示出第一 JFET的区域的放大部分的主要部分放大俯视图；图10为示出沿图9中的IIIa-1IIa线所截取的剖面结构的剖面图；图11为示出沿图9中的IIIb-1IIb线所截取的剖面结构的剖面图；图12为示出形成了在图8中示出第二 JFET的区域的放大部分的主要部分放大俯视图；图13为示出沿图12中的IVa-1Va线所截取的剖面结构的剖面图；图14为示出图11中的放大部分的主要部分放大剖面图。【具体实施方式】下面将参照附图，对根据本专利技术的实施例的半导体装置进行描述。在描述中，“主电极区”是指一种低比电阻半导体区，其用作场效应晶体管(FET)中的源区和漏区中的一个。更具体地说，当“用作其中一个的半导体区”被限定为“第一主电极区”时，“用作另一个的半导体区”被限定为“第二主电极区”。即，“第二主电极区”是指在FET或静电感应晶体管(SIT)中除第一主电极区之外用作源区和漏区中的另一个区。在以下的第一实施例和第二实施例中，将每个JFET描述为高耐压有源元件。虽然在以下第一实施例和第二实施例的说明中将会说明性地描述第一导电型为P型并且第二导电型为η型的情况，但可以选择这些导电型为相反关系，其中，第一导电性为η型并且第二导电性为P型。另外，在说明书和附图中，前缀有η或P的层或区表示电子或空穴在该层或区中为多数载流子。另外，加有+或-的前缀η或P的半导体区表示杂质浓度比未加有+或-的前缀η或p的半导体区的杂质浓度高或低的半导体区。此外，在以下的第一实施例和第二实施例的说明和附图中，彼此类似的构成通过相同的符号来指代并将省略其重复说明。另外，为了使其便于观察或理解，将要在第一实施例和第二实施例中说明的附图不是以精确的比例或尺寸制作的。应当注意的是，本专利技术不限于以下第一实施例和第二实施例的说明，而只要不背离本专利技术的主旨和范围，就可以做出任何更改。第一实施例(开关电源设备)在将要描述根据本专利技术的第一实施例的半导体装置31Α之前，将对使用半导体装置3IA的开关电源设备进行描述。图6中所示的开关电源设备600Α具备根据本专利技术的第一实施例的半导体装置(控制IC) 31Α。根据第一实施例的半导体装置31Α具有被施加有例如从大约几十V至大约500V电压的VH端子(高耐压输入端子)32、反馈输入端子(以下称为FB端子)33、电流感测输入端子(以下称为IS端子)34、用于控制IC 31Α的电源电压端子(以下称为VCC端子)35、用于M0SFET19的栅极驱动端子(以下称为OUT端子)36以及接地端子(以下称为GND端子)37。VH端子32是在电源启动时向VCC端子35提供电流的端子。在第一实施例中，其中AC输入电压已经被整流且平滑的电压被施加至VH端子32。GND端子37接地。AC输入通过AC输入端子对(端口)I被提供至整流器2。整流器2连接至AC输入端子对I以对AC输入的全波进行整流。电源电容器3与整流器2的输出端子并联连接，从而被充有从整流器2输出的DC电压。充电的电源电容器3用作向变压器5的初级线圈6提供DC电压的DC电源。另外，控制IC31A的VH端子32与电源电容器3连接。初级线圈6连接在电源电容器3与作为开关元件的MOSFET 19的漏极端子之间。MOSFET 19的源极端子与半导体装置31Α的IS端子34和电阻20的一端连接。电阻20的另一端接地。流到MOSFET 19中的电流被电阻20转换为电压。转换的电压施加于IS端子34。MOSFET 19的栅极端子连接至控制IC 3IA的OUT端子36。变压器5的辅助线圈7的一端与整流二极管17的阳极端子并联连接。辅本文档来自技高网...
【技术保护点】
一种半导体装置，所述半导体装置包括：第一导电型第一主电极区；第一导电型漂移区，与所述第一主电极区接触；第一导电型第二主电极区，与所述漂移区接触；第二导电型阱区，设置在所述漂移区的表层部的一部分，并且基准电位施加到所述第二导电型阱区；和第一导电型电位提取区，设置在所述阱区的表层部，并且基准电位施加到所述第一导电型电位提取区，其中，所述阱区用作对在所述电位提取区与所述漂移区之间流动的电流进行控制的基极区。
【技术特征摘要】
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【专利技术属性】
技术研发人员：狩野太一，齐藤俊，山路将晴，佐佐木修，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：日本;JP
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