本发明专利技术涉及一种具有追赶模式、进行时钟重定时的系统和装置及相关方法。一种装置，包括响应于第一信号操作的模拟或混合信号电路系统和响应于第二信号操作的数字电路系统。该装置进一步包括信号重定时电路。信号重定时电路重定时数字信号源的输出信号从而通过重定时数字信号源的输出信号的边缘以落在第一信号的周期边界上来降低数字电路系统与模拟或混合信号电路系统之间的干扰。
【技术实现步骤摘要】
本公开总体上设及时钟信号调节，并且，更具体地，在一些实施例中，设及一种利 用追赶（catch-up)模式进行时钟重定时的系统和装置W及相关方法。
技术介绍
在同一集成电路（IC)或者甚至印刷线路板（PCB)上组合数字逻辑和射频（RF)电 路引入数字逻辑与无线电操作干扰的可能性。更具体地，在某些频率（如数字时钟频率的 谐波）下的干扰能量能够被RF接收器视作带内信号，运可能干扰那些频率处或者接近那些 频率的输入的（或甚至发送的）无线电信号。存在若干常规技术用于对抗该干扰，运对于 本领域的普通技术人员而言是已知的，因此W下简要进行描述。 图1A-1B分别示出用于调制数字时钟边缘和相关的定时信号的常规数字同步器。 如在图IB中看到的，尽管最终的!^5^化etimJ时钟的平均频率未改变，但时钟的边缘被移 动W与F,。的边缘对齐。运样做改变了最终的数字时钟的谐波W基于F 在RF频带中生成 更少的干扰。重定时的输出相比于原时钟在相邻边缘之间能够显示更短的时间。针对W上 示例，最小重定时边到边（edge-to-edge)延迟由W下公式给出：阳00引其中，Tmiw 是时钟频率F aK的最小边到边时间并且F U3表示RF接收器的本地 振荡器频率。由于整数函数INTO将其参数取到小于或者等于该参数的整数，最小重定时 边到边时间大致小于原始边到边时间。如果原时钟的占空比不接近50%，并且町。不是远 大于Fcu,重定时的边到边时间能够明显短于j2e。运可能导致数字逻辑从重定时时钟 运行并且在寄存器之间具有重要的信号通道，运些寄存器在相反的时钟边缘上计时W相比 如果从原时钟运行的情况能够W更快的速度运行。数字逻辑的增加的频率可能增加数 字逻辑的功率和（IC上的）面积两者。
技术实现思路
根据一个示例性实施例，一种装置包括响应于第一信号操作的模拟或混合信号电 路系统和响应于第二信号操作的数字电路系统。该装置进一步包括信号重定时电路。该信 号重定时电路将数字信号源的输出信号重定时，通过将该数字信号源的输出信号的边缘重 定时W落在第一信号的周期边界上来减少数字电路系统和模拟或混合信号电路系统之间 的干扰。 根据另一个示例性实施例，一种装置包括响应于第一信号操作的第一电路和响应 于第二信号或第二信号的重定时版本可选择地操作的第二电路。该装置进一步包括信号重 定时电路。该信号重定时电路对第二信号进行重定时W生成第二信号的重定时版本，并且 管理第二电路响应于第二信号或第二信号的重定时版本的操作的转变而不在第二信号的 重定时版本中生成毛刺和丢失或外加周期。 根据另一个示例性实施例，一种装置包括响应于信号或信号的重定时版本可选择 地操作的电路。该装置进一步包括信号重定时电路，该信号重定时电路通过使用追赶模式 来管理电路响应于信号的重定时版本的操作到该电路响应于该信号的操作的转变。【附图说明】 运些附图仅示出示例性实施例并因此不应该被认为限制本申请或要求保护的内 容的范围。本领域的普通技术人员认识到，所公开的概念适用于其他等效实施例。在附图 中，在不止一个附图中使用相同的附图标记指示相同、相似或等效的功能、组件或块。 图1A-1B分别示出常规同步器及其相关时序图。 图2描述根据一个示例性实施例的系统。 图3示出包括RF电路系统和数字电路系统的一个示例性实施例。 图4描述根据一个示例性实施例的信号重定时电路。 图5示出图4的示例性实施例的时序图。 图6描述根据另一个示例性实施例的信号重定时电路。 图7示出一个示例性实施例的进入重定时模式的时序图。 图8示出一个示例性实施例的退出重定时模式的时序图。【具体实施方式】 所公开的概念总体上设及基准信号或源信号（例如，时钟信号）调节，例如，在结 合RF电路系统（例如，接收器、发送器、收发器）与数字逻辑电路系统（例如，处理器、微控 制器单元（MCU)等等）的装置或系统中。更具体地，所公开的概念提供用于时钟信号重定 时W及在一些实施例中提供追赶模式的系统、装置和方法。 例如，当结合RF电路系统使用时，本公开描述的技术用于通过将数字时钟的边缘 重定时W落到RF电路系统使用的本地振荡器化0)的周期边界上来减少数字时钟生成的干 扰（例如，无线电干扰）。此外，示例性实施例提供W下机制：管理原始时钟和该时钟的重 定时版本之间的转变，同时维持最终输出时钟的指定最小边到边时间和时间段W及根据期 望提供追赶模式。 如W上指出的，示例性实施例提供一种机制和相关的技术，用于将时钟信号重定 时，W便减少或消除数字电路（如具有时钟信号的电路）和另一个电路（例如对干扰敏感 的信号处理电路，例如，RF电路）之间的干扰。通过利用其他电路中的信号（例如，LO信 号）重定时数字电路中的信号（例如，时钟信号），实现干扰减少。 图2示出根据一个示例性实施例的系统100。系统100包括电路分区103和电路 分区109。链路127将电路分区103禪合到电路分区109。链路127可W包括禪合机构，如 总线、期望数量的导线（例如，IC中或PCB中或PCB上的迹线）等。电路分区103和电路 分区109可W经由链路127通信一个或更多信号。 电路分区103包括数字电路106。数字电路106包括数字信号源115。不失一般 性，本公开可W将数字信号源115称为时钟信号源。然而，本领域的普通技术人员明白， 数字信号源115可W构成其他类型的电路系统或生成W其他名字命名的信号。 电路分区109包括信号处理电路112。信号处理电路112包括禪合到其他电路系 统或处理电路系统124(例如，针对一个或更多信号（未示出）执行模拟或数字或混合信号 的信号处理的电路系统）的信号源121。信号源121提供信号给处理电路系统124。处理电 路系统124使用从信号源121接收的信号针对一个或更多信号（未示出）执行信号处理。 数字电路106包括信号重定时电路118。信号重定时电路118利用信号源m提 供的信号（例如，通过经由链路127将信号源121提供的信号通信至数字信号重定时电路 118)将数字信号源115提供的数字信号重定时。由于对数字信号源115提供的数字信号进 行重定时，电路分区103和电路分区109之间的干扰被减少或消除。可W由数字电路106 使用重定时的数字信号执行操作，例如，使用重定时的数字信号作为时钟信号W执行数字 逻辑操作。 例如，在示例性实施例中，电路分区109中的电路系统（例如，信号处理电路112) 可W操作一个或更多模拟或混合信号的信号。由于其性质，运些信号（W及处理它们的电 路系统）可能对如数字信号源115生成的干扰敏感。该重定时操作（W及如W上指出的， 使用重定时的信号）减少或消除了干扰。 在示例性实施例中，信号重定时电路118将数字信号源115的输出信号的边缘重 定时W落到信号源121的输出信号的周期边界上。在其他示例性实施例中，信号重定时电 路118提供对数字信号源115的输出信号与输出信号的重定时版本之间的转变的管理，同 时维持最终重定时的信号的指定最小边到边时间和时间段。在另一些示例性实施例中，对 运些转变（进入和退出已重定时的或重定时的模式）的管理包括执行重定时操作W使：（a) 完成进入和退出已重定时的模式而不生成输出毛本文档来自技高网...
【技术保护点】
一种装置，包括：响应于第一信号操作的模拟或混合信号电路系统；响应于第二信号操作的数字电路系统；和生成所述第二信号的信号重定时电路，以通过对数字信号源的输出信号的边缘进行重定时以落在所述第一信号的周期边界上来降低所述数字电路系统与所述模拟或混合信号电路系统之间的干扰。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：K·W·弗纳尔德，I·伊斯兰，
申请(专利权)人：硅实验室公司，
类型：发明
国别省市：美国;US
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