栅极槽过蚀刻控制制造技术

本申请案涉及栅极槽过蚀刻控制。一种用于存储器装置的栅极槽蚀刻的方法(100)。使用第一曝光及第一蚀刻过程由在第一方向中定向的栅极电极材料层形成栅极电极线(102)。使用第二曝光及第二蚀刻过程在所述栅极电极线中形成在正交于所述第一方向的第二方向中定向的槽(103)，其中所述第二蚀刻过程包含经定界过蚀刻量BOA，其设定经定界的物理槽宽度(经定界槽宽度)。所述BOA由从所述存储器装置获取的实际电测试数据来确定，其包含：识别<来自与过短的所述物理槽宽度相关联的第一电故障模式的所述BOA的更低过蚀刻量，及识别>来自与过长的所述物理槽宽度相关联的第二电故障模式的所述BOA的更高过蚀刻量。

【技术实现步骤摘要】

所揭示的实施例涉及用于半导体装置的栅极电极蚀刻。
技术介绍
栅极电极定义为用于互补金属氧化物半导体(CMOS)装置的重要处理步骤。然而，针对任何光刻技术，存在可打印的最小特征大小。此最小特征大小不仅由待打印的特征的大小界定，而且由围绕所述特征的东西的接近度所界定。在栅极线的情况下，当使用常规单模式光刻过程时，小临界尺寸(CD)往往合并一些邻近栅极线的端部。包含双曝光及双蚀刻的多模式光刻涉及至少两个单独曝光的序列及将独立模式蚀刻到同一层中。已知双曝光、双蚀刻用于实现使用常规单模式光刻不可能可靠形成的更小栅极CD。
技术实现思路
提供本
技术实现思路
以介绍以简化形式的所揭示概念的简要选择，在以下包含提供附图的【具体实施方式】中进一步对其进行描述。不希望本
技术实现思路
限制所主张的标的物的范围。所揭示的实施例涉及用于形成栅极电极的多模式光刻，其包含针对具有栅极槽(丢失的栅极电极线区段)的集成电路(IC)的存储器装置的存储器单元中的金属氧化物半导体(MOS)装置的双曝光、双蚀刻栅极电极形成过程。所揭示的实施例认识到，当减少所述栅极槽的槽宽度超过特定水平(例如，到32nm到38nm)时，所述存储器中的一些单元将产生包含跨越导致故障的槽的线端部短路的电故障。在一个布置中，使用至少第二曝光及第二蚀刻过程形成在正交于第一模式过程中形成的栅极电极线中的第一方向的第二方向中定向的栅极槽。所述第二蚀刻过程包含经定界过蚀刻量(BOA)，其设定经定界的物理槽宽度(经定界槽宽度)。所述BOA由从所述存储器装置获取的实际电测试数据来确定，当完成时，其包含识别小于(O来自与过短的所述物理槽宽度相关联的第一电故障模式的所述BOA的更低过蚀刻量，及识别大于(>)来自不同于所述第一电故障模式的与过长的所述物理槽宽度相关联的第二电故障模式的所述BOA的更高过蚀刻量。【附图说明】现将参考附图，附图不一定按比例绘制，在图中:图1为展示根据实例性实施例的用于包含存储器装置的集成电路(IC)的栅极槽蚀刻的实例方法中的步骤的流程图。图2为根据实例性实施例的用于包含存储器装置的IC的栅极槽蚀刻的包含过蚀刻控制的蚀刻系统的框图。图3A到3C为分别展示来自200A、250A及300A的过蚀刻的针对不同程度的OE的栅极多晶硅蚀刻之后的6晶体管(6T)静态随机存取存储器(SRAM)单元的经扫描的扫描电子显微镜(SEM)图像。图4为针对完成的具有存储器装置的IC的150A、200A、250A及300A的各种栅极多晶硅OE量的数据保留(DRET)失效)率的绘图。【具体实施方式】参考附图描述实例性实施例，其中相似参考数字用于指定类似或等效元件。行为或事件的所说明的排序不应被视为限制性的，此是由于一些行为或事件可以不同顺序发生及/或与其它行为或事件同时发生。此外，可不需要一些所说明的行为或事件实施根据本专利技术的方法。图1为展示根据实例性实施例的用于包含存储器装置的IC的栅极槽蚀刻的实例方法100中的步骤的流程图。所述IC 一般包括互补金属氧化物半导体(COMS)装置，其具有NMOS晶体管及PMOS晶体管两者。所述存储装置可包括只读存储器(ROM)(例如，快闪电可擦除可编程只读存储器(EEPROM))、随机存取存储器(RAM)(例如，静态RAM(SRAM)JI^i随机存取存储器(MRAM)、动态RAM(DRAM))或其它存储器装置。所述IC可为独立存储器装置或具有嵌入式存储器的IC装置。步骤101包括提供衬底(例如，晶片)，所述衬底包含其中具有界定至少用电介质材料作内衬的作用区域的沟槽的半导体表面，及作用区域上的栅极电介质材料上的栅极电极材料层。所述沟槽可包括浅沟槽隔离(STI)或其它隔离。所述衬底及/或半导体表面可包括硅、硅-锗或其它半导体材料。一个特定布置为硅衬底上的硅/锗(SiGe)半导体表面。栅极电介质材料可包括高K电介质材料。在一个特定实施例中，栅极电极材料包括多晶硅。在其它实施例中，栅极电极材料包括至少一种金属。步骤102包括使用第一曝光及第一蚀刻过程由在第一方向中定向的栅极电极材料层形成栅极电极线。所使用的光刻工具可包括193nm浸没式光刻工具。步骤103包括使用至少第二曝光及第二蚀刻过程在栅极电极线中形成在正交于第一方向的第二方向中定向的栅极槽。所述第二蚀刻过程包含Β0Α，其设定经定界的物理槽宽度(经定界槽宽度)。BOA由从存储器装置获取的实际电测试数据来确定，一旦完成，其包含:识别小于(O来自与过短的物理槽宽度相关联的第一电故障模式的BOA的更低过蚀刻量，及识别大于(>)来自不同于第一电故障模式的与过长的物理槽宽度相关联的第二电故障模式的BOA的更高过蚀刻量。电故障一般不能从使IC成像(包含使用扫描电子显微镜(SEM))中确定。举例来说，应用于多晶硅栅极SRAM，与过短的物理槽宽度相关联的第一电故障模式可为槽打算分离多晶硅栅极线的端部的情况，其中如果OE量不足以打开跨越存储器单元的全部阵列的足够空间，那么剩余多晶硅“纵梁”可保持在邻近多晶硅线端部之间。这可导致存储节点到存储节点泄漏故障。与过长的物理槽宽度相关联的第二电故障模式可为OE过多的情况，这可导致暴露STI草皮区/作用边缘，此情况可引起导致电源(Vdd)接地泄漏(其包含引起开机故障的短路(栅极电极到S/D泄漏或短路))的后续处理。BOA将一般特定针对每一存储器装置(例如，6T SRAM、8T SRAM、DRAM、MRAM)(无论是嵌入式存储器或单独存储器)，也特定于每一节点(节点意指28nm、20nm、14nm......)。用于设定BOA的参数可包含:a.暴露于槽蚀刻的栅极电极区域；b.存储器阵列与逻辑之间的蚀刻偏差；c.栅极电极间距；d.相对于电故障的最终槽尺寸(即，设计裕量)；及e.由芯片设计中的宏观密度改变而驱使的跨越晶片均一性差异。尽管在第二蚀刻过程期间可使用反馈数据，同时反馈数据一般为必要的，但此反馈数据被发现为不足以在正确时刻处阻止第二蚀刻以避免与过短物理槽宽度相关联的第一电故障模式及与过长物理槽宽度相关联的第二电故障模式两者。图2为根据实例性实施例的用于包含存储器装置203的IC的栅极槽蚀刻的包含过蚀刻控制(系统)200的蚀刻系统的框图。系统200包含栅极电极蚀刻器201，其经配置以执行具有针对衬底(例如，晶片)上的包含存储器装置203的IC的过蚀刻的蚀刻，所述衬底具有其中包含界定至少用电介质材料作内衬的作用区域的沟槽的半导体表面，及作用区域上的栅极电介质材料上的栅极电极材料层，所述作用区域具有包括在放置在栅极电极蚀刻器中的第一方向中定向的栅极电极材料的栅极电极线。栅极电极蚀刻器201可包括等离子蚀刻器。过蚀刻控制器202包括具有关联存储器204的处理器202a，所述关联存储器包含耦合到栅当前第1页1 2 本文档来自技高网...

【技术保护点】
一种用于包含存储器装置的集成电路IC的栅极槽蚀刻方法，其包括：提供包含在其中具有界定至少用电介质材料作内衬的作用区域的沟槽的半导体表面，及作用区域上的栅极电介质材料上的栅极电极材料层的衬底；使用第一曝光及第一蚀刻过程由在第一方向中定向的所述栅极电极材料的所述层形成栅极电极线；使用至少第二曝光及第二蚀刻过程在所述栅极电极线中形成在正交于所述第一方向的第二方向中定向的槽，所述第二蚀刻过程包含经定界过蚀刻量BOA，其设定经定界的物理槽宽度(经定界槽宽度)，且其中所述BOA由从所述存储器装置获取的实际电测试数据来确定，其包含：识别小于(<)来自与过短的所述物理槽宽度相关联的第一电故障模式的所述BOA的更低过蚀刻量，及识别大于(>)来自不同于所述第一电故障模式的与过长的所述物理槽宽度相关联的第二电故障模式的所述BOA的更高过蚀刻量。

【技术特征摘要】
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【专利技术属性】
技术研发人员：埃比尼泽·伊舒，布赖恩·K·柯克帕特里克，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国;US