用于集成电路中的泄漏电流减少的设备及方法技术

本发明专利技术涉及集成电路IC中的泄漏电流减少。在一个方面中，一种IC可包含数字逻辑电路及极化电路。所述数字逻辑电路可具有多个输入且可包含多个逻辑门。所述极化电路可接收备用信号及包括多个位的数字输入信号。在所述备用信号被停用时，所述极化电路可基于所述数字输入信号而控制所述数字逻辑电路的所述多个输入。然而，在所述备用信号被激活时，所述极化电路可将所述数字逻辑电路的所述多个输入控制为低功率状态，相对于所述数字逻辑电路的至少一个其它状态，所述低功率状态与所述多个逻辑门的较小泄漏电流相关联。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例大体来说涉及电子器件，且更特定来说，涉及集成电路(IC)中的泄漏电流减少。
技术介绍
集成电路(IC)的静态功率耗散可能是IC的整体功率耗散的相对大的组成部分。举例来说，在某些存储器IC中，静态功率耗散可表示IC所耗散的功率的多达例如70 %。另外，由于晶体管尺寸随着处理的进步而变得更小，晶体管的密度可能增加且IC的静态功率耗散可相对于IC的动态功率耗散增加。IC相对大量的静态功率耗散可与晶体管的泄漏电流相关联。可使用某些电路设计技术来减少泄漏电流且因此减少静态功率耗散。举例来说，电路可使用具有较长沟道宽度及/或较高阈值电压的晶体管来减少泄漏电流。然而，此类技术可能对电路延迟及/或电路面积具有显著影响，或者可能仅提供不足的静态功率耗散减少。【附图说明】提供这些图式及在本文中相关联的描述是为了图解说明本专利技术的特定实施例且并不旨在是限制性的。图1是数字逻辑门的一个实例的示意性框图。图2是图解说明晶体管极化的四个实例的电路图。图3是根据一个实施例的电子电路的示意性框图。图4A及4B是根据各种实施例的电子电路的电路图。图5是根据另一实施例的电子电路的示意性框图。图6A及6B是电子电路的两个实施例的不意性框图。图7是根据一个实施例在数字电路中进行泄漏减少的说明性过程的流程图。图8是根据一个实施例的集成电路设计的说明性过程的流程图。为避免重复说明，可通过相同参考编号来提及具有相同或类似功能的组件。【具体实施方式】虽然本文中描述了特定实施例，但所属领域的一般技术人员将明了其它实施例，包含并不提供本文中所陈述的所有益处及特征的实施例。图1是数字逻辑门10的一个实例的示意性框图。数字逻辑门10包含下拉电路I及上拉电路2。数字逻辑门10包含第一输入A、第二输入B、第三输入C及输出OUT。虽然图1图解说明包含三个输入及一个输出的数字逻辑门10，但本文中的教示适用于具有更多或更少输入及/或额外输出的数字逻辑门。下拉电路I电连接于输出OUT与第一或功率低供应电压V1之间。上拉电路2电连接于输出OUT与第二或功率高供应电压V2之间。如所属领域的一般技术人员将了解，下拉电路I及上拉电路2可用于基于输入A、B、C的状态而将输出OUT的状态控制为逻辑高值或逻辑低值。举例来说，下拉电路I可包含用于针对输入A、B、C的某些状态将输出OUT控制为逻辑低或“O”值的一个或多个晶体管，例如η型金属氧化物半导体(匪OS)晶体管。另外，上拉电路2可包含用于针对某些输入状态将输出OUT控制为逻辑高或“I”的一个或多个晶体管，例如P型金属氧化物半导体(PMOS)晶体管。数字逻辑门的实例包含但不限于反相器、缓冲器、“与非”门、“或非”门、“与”门、“或”门、“异或非”门、“异或”门及多路复用器。如本文中所使用且如所属领域的一般技术人员将了解，MOS晶体管可具有由金属以及并非金属的材料(例如多晶硅)制成的栅极，且可具有并非仅以氧化硅而是以其它电介质(例如高k电介质)实施的介电区域。对于某些1C，数字逻辑门(例如图1的数字逻辑门10)的泄漏电流可表示IC的相对大量的静态功率耗散。图2是图解说明晶体管极化的四个实例的电路图。所述电路图包含第一匪OS晶体管11，第一NMOS晶体管11具有电连接到功率低供应电压V1的源极、接收逻辑“I”的栅极及产生逻辑“O”的漏极。另外，所述电路图包含第二NMOS晶体管12，第二NMOS晶体管12具有电连接到功率低供应电SV1的源极、接收逻辑“O”的栅极及被控制为逻辑“I”的漏极。此外，所述电路图包含第一PMOS晶体管13，第一PMOS晶体管13具有电连接到功率高供应电压％的源极、接收逻辑“O”的栅极及产生逻辑“I”的漏极。另外，所述电路图包含第二 PMOS晶体管14，第二 PMOS晶体管14具有电连接到功率高供应电压乂2的源极、接收逻辑“I”的栅极及被控制为逻辑“O”的漏极。图2中所展示的晶体管对于所图解说明的配置可具有不同的漏极到源极(Ids)泄漏电流。举例来说，第一匪OS晶体管I可具有比第二 NMOS晶体管12的泄漏电流少的泄漏电流，这是因为第一匪OS晶体管11可具有比第二匪OS晶体管12小的漏极到源极(Vds)电压。类似地，第一 PMOS晶体管13可具有比第二 PMOS晶体管14的泄漏电流少的泄漏电流，因为第一PMOS晶体管13可具有比第二 PMOS晶体管14小的Vds电压。另外，第二NMOS晶体管12可具有比第二 PMOS晶体管14的泄漏电流大或小的泄漏电流。举例来说，NMOS晶体管12与PMOS晶体管14之间的泄漏电流差可取决于多种因素(举例来说，包含晶体管的宽度差或几何形状差)及/或取决于处理参数(例如，晶体管的相对阈值电压)。数字逻辑门的静态功率耗散可取决于数字逻辑门的输入的状态。举例来说，参考图1及2，数字逻辑门10可在所述门的下拉电路I及上拉电路2中包含例如图2中所展示的晶体管的晶体管。可串联、并联或以其组合方式布置所述晶体管以实现所述门的所要逻辑功能。另外，取决于第一输入A、第二输入B及第三输入C的状态，数字逻辑门10可具有不同的静态功率耗散量，因为每一状态可与不同的晶体管极化组合相关联。对应于数字逻辑门10的最小静态功率耗散的输入状态可取决于多种因素，举例来说，包含下拉电路I及上拉电路2的电路配置、下拉电路I及上拉电路2中晶体管的几何形状及/或与用于制作数字逻辑门10的工艺相关联的晶体管参数。因此，数字逻辑门10可具有取决于输入状态的静态功率耗散。虽然图1是以包含下拉电路及上拉电路的数字逻辑门为背景来描述静态功率耗散，但本文中的教示适用于以其它方式实施的数字电路的配置。具有极化电路的集成电路的实例本文中描述用于IC中的泄漏减少的设备及方法。在某些实施方案中，电子电路包含极化电路及数字逻辑电路。所述极化电路可接收数字输入信号及备用信号。在所述备用信号被停用时，所述极化电路可将所述数字输入信号提供到所述数字逻辑电路的输入，其中对或不对所述数字输入信号的位进行反转。然而，在所述备用信号被激活时，所述极化电路可控制所述数字逻辑电路的输入以将所述数字逻辑电路设定为低泄漏状态，相对于所述数字逻辑电路的其它状态，所述低泄漏状态与较小晶体管泄漏电流相关联。举例来说，在一个实施例中，所述极化电路可控制所述数字逻辑电路的输入以便使所述数字逻辑电路以低泄漏状态操作，相对于所述数字逻辑电路的所有其它状态，所述低泄漏状态具有最低栅极泄漏电流。因此，在所述备用信号被激活时，所述数字逻辑电路可被控制为与小静态功率耗散相关联的状态。图3是根据一个实施例的电子电路40的示意性框图。电子电路40包含极化电路21、数字逻辑电路22、第一输入状态元件23a到第三输入状态元件23c以及第一输出状态元件24a及第二输出状态元件24b。如图3中所展示，第一输入状态元件23a产生数字输入信号的第一输入位31a，第二输入状态元件23b产生数字输入信号的第二输入位31b，且第三输入状态元件23c产生数字输入信号的第三输入位31c。极化电路21接收备用信号STANDBY及第一输入位31a到第三输入位31c。另外，极化电路21经配置以分别产生第一极化位32a、第二极化位32b及第三极化位32c，第一极化位32a、第二极化本文档来自技高网...

【技术保护点】
一种集成电路，其包括：数字逻辑电路，其具有多个输入，其中所述数字逻辑电路包括多个逻辑门；及第一极化电路，其经配置以接收备用信号及包括多个位的数字输入信号，其中在所述备用信号被停用时，所述第一极化电路经配置以基于所述数字输入信号而控制所述数字逻辑电路的所述多个输入，且其中在所述备用信号被激活时，所述第一极化电路经配置以将所述数字逻辑电路的所述多个输入控制为低功率状态，相对于所述数字逻辑电路的至少一个其它状态，所述低功率状态与所述多个逻辑门的较小泄漏电流相关联。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：克里斯托弗·文森特·安托万·劳伦特，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US