本发明专利技术公开了一种高效串行总线控制电路，具体涉及通信控制领域。该高效串行总线控制电路，包括主设备电路和从设备电路，主设备电路设有串行总线片选信号、串行总线时钟信号、串行总线数据输入信号、串行总线数据输出信号、串行总线时钟输出信号、第一完成信号和与CPU互连信号，从设备电路设有从设备片选信号、从设备时钟信号、从设备数据输入信号、从设备数据输出信号、从设备时钟输入信号和第二完成信号，串行总线片选信号与从设备片选信号相连，串行总线时钟信号与从设备时钟信号相连，串行总线数据输入信号与从设备数据输出信号相连，串行总线数据输出信号与从设备数据输入信号相连，串行总线时钟输出信号与从设备时钟输入信号相连。
【技术实现步骤摘要】
本专利技术涉及通信控制领域，具体涉及一种高效串行总线控制电路。
技术介绍
总线的种类很多，按使用范围来分，可分为计算机(包括外设)总线、测控总线和网 络通信总线;按数据传送方式来分，有位并行传送总线和位串行传送总线;并行传送总线按 其传送的数据总线宽度，又可分为8位、16位和32位总线，等等。不管哪一类总线，它们的共 同作用是通过公用的信号线可把计算机或测控系统中的模板或各种设备连成一个整体，以 便进行彼此间的信息交换。为了有效、可靠地进行信息交换而对总线信号及其传送规则和 传输这些信号的物理介质所做的一系列规定称为总线规约。被某一标准化组织批准或推荐 的总线规约即为某种总线标准。 计算机上经常使用的并行总线有ISA总线、PCI总线。ISA总线由一个有62个信号线 与一个有36个号线的插座构成，有23根地址线、16根数据线、存储器读写线、IO读写线、中断 请求线、DMA请求线、DMA响应线、14.31818MHz高速时钟信号0SC、4.77MHz系统时钟信号，等 等。存储器或IO的读写至少为4个系统时钟周期，因此ISA总线的数据吞吐率最高为2.39MB/ So PCI总线起源于微型计算机，现在已经成为计算机总线标准，其工作频率为33MHz、 66MHz，数据位数为32位、64位，传输带宽达到132MB/s、264MB/s、528MB/s，比ISA总线有了极 大的改善，目前广泛采用的是32位33MHz的PCI总线。PCI总线信号如图1所示。系统信号包括 复位信号RST#和时钟信号CLK。仲裁信号有总线申请REQ#和总线授权信号GNT#。接口控制信 号包括主设备启动PCI的FRAME#信号，主设备准备好信号IRDY#，从设备准备好信号TRDY#， 停止数据传送信号STOP#，锁定信号LOCK#，初始化设备选择信号IDSEL#，设备选择信号 DEVSELtPCI没有一般数据周期的读写信号，而是采用命令编码形式定义PCI周期的读写属 性。每个PCI周期由主设备启动，在第一个时钟周期，AD信号传输地址信息，C/BE# 形成控制命令，定义PCI周期。第二个时钟后，AD进行数据传输，C/BE# 标识字节有效信息。奇偶校验信号是PAR。错误报告信号有数据奇偶校验错误报告信号 PERR#、系统错误报告信号SERR#。此外，还有中断信号INTA#、INTB#、INTC#、INTD#。 GPIB是一种用于可编程仪器装置之间、仪器与计算机之间互连的国际通用的可编 程仪器数字接口标准。GPIB接口总线是一种异步数据传送方式的双向总线，采用24脚的簧 片式接插头。设备之间通过电缆传送的信息有两类，一类是用于接口系统自身管理的信息； 另一类是通过接口系统互连的设备所使用的信息。GPIB总线有16根信号线，其中8根为数据 线DIOl~DI08,3根通信联络线DAV数据有效、NRro未准备好接收数据、NDAC数据未接收完 毕，5根接口管理线IFC接口清除、ATN注意、SRQ服务请求、REN远地使能、EOI结束或识别。 基于并行总线的控制系统，各线路板与底板之间互连信号较多，一般有地址/数据 线，还有控制线，导致PCB板布线复杂。例如，当采用32位PCI总线时，每个线路板上至少需要 51根接口信号线，致使PCB板的布线难度增大。为了降低PCB板布线复杂度，提高系统的可靠 性，线路板之间的互连信号可以采用串行总线。 传统上，PC机与外设的接口分为串口和并口。串口一般用来连接鼠标和外置 Modem，其数据传输率从每秒数kbps至数百kbps。并口的数据传输率可达每秒IMB，一般用来 连接打印机、扫描仪等。 传统的接口方式在与键盘、鼠标、打印机、Modem等外设接口时，数据传输速度低， 可扩展性差，不能即插即用，已经无法适应PC软硬件的飞速发展。针对以上存在的问题，又 诞生了通用串行总线(Universal Serial Bus，简称USB)，成了支持USB的计算机与外设上 普遍采用的标准，可支持键盘、鼠标、宽带多媒体设备、扫描仪、打印机和存储设备等。USB是 一种点对点通讯的通用串行总线，提供的传输速度有低速1.5 M b p s、全速12 M b p s、高速 480Mbps等几种。USB系统的缺点是协议复杂，需要操作系统的支持，驱动程序的设计难度较 尚。
技术实现思路
本专利技术的目的是针对传统的基于并行总线的控制系统各线路板与底板之间互连 信号较多，导致PCB板布线复杂、系统的可靠性低的不足，提出了一种采用主、从电路设计， 包含多对主设备电路和从设备电路，通过主设备电路与从设备电路实现CPU对多个线路板 的控制的一种高效串行总线控制电路。 本专利技术具体采用如下技术方案： -种高效串行总线控制电路，包括主设备电路和从设备电路，所述主设备电路设 有串行总线片选信号、串行总线时钟信号、串行总线数据输入信号、串行总线数据输出信 号、串行总线时钟输出信号、第一完成信号和与CPU互连信号，所述从设备电路设有从设备 片选信号、从设备时钟信号、从设备数据输入信号、从设备数据输出信号、从设备时钟输入 信号和第二完成信号，所述串行总线片选信号与从设备片选信号相连，所述串行总线时钟 信号与从设备时钟信号相连，所述串行总线数据输入信号与从设备数据输出信号相连，所 述串行总线数据输出信号与从设备数据输入信号相连，所述串行总线时钟输出信号与从设 备时钟输入信号相连。 优选地，所述与CPU互连信号包括CPU片选信号、CPU读信号、CPU写信号、CPU地址信 号、CPU数据信号、CPU时钟输入信号和CPU等待信号。 优选地，所述主设备电路包括空闲模式、主发送模式和主接收模式，所述从设备电 路包括空闲模式、从接收模式和从发送模式。 优选地，所述串行总线片选信号为输出信号，低电平有效，所述串行总线时钟信号 为输出信号，所述串行总线时钟输出信号控制从设备电路产生控制时序。 优选地，所述与CPU互连信号的CPU片选信号为输入信号，所述CPU读信号为输入信 号，所述CPU写信号为输入信号，所述CPU地址信号为输入信号，所述CPU数据信号为输入输 出信号，所述CPU等待信号为输出信号，所述CPU时钟输入信号控制主设备电路产生控制时 序。 本专利技术具有的有益效果是:可实现CPU对多个线路板的高效控制，能够减少系统中 线路板与底板之间互连信号的数量，方便PCB的布线，提高系统的可靠性。【附图说明】 图I PCI总线信号。图2-种尚效串彳丁总线控制电路线路板连接不意图。图3-种高效串行总线控制电路原理框图。 图4主设备、从设备连接示意图。 图5串行总线写命令时序图。 图6串行总线读命令时序图。图7串行总线主发送模式时序图。 图8串行总线主接收模式时序图。 图9设置延时寄存器时串行总线主发送模式时序图。 图10设置延时寄存器时串行总线主接收模式时序图。【具体实施方式】 下面结合附图和具体实施例对本专利技术的【具体实施方式】做进一步说明：如图2-4所示，一种高效串行总线控制电路，包括主（Master)设备电路和从 (Slaver)设备电路，主设备电路设有串行总线片选信号（SCS)、串行总线时钟信号（SCLK)、 串行总线数据输入信号（SDI)、串行总线数据输出信号（SDO)本文档来自技高网...
【技术保护点】
一种高效串行总线控制电路，其特征在于，包括主设备电路和从设备电路，所述主设备电路设有串行总线片选信号、串行总线时钟信号、串行总线数据输入信号、串行总线数据输出信号、串行总线时钟输出信号、第一完成信号和与CPU互连信号，所述从设备电路设有从设备片选信号、从设备时钟信号、从设备数据输入信号、从设备数据输出信号、从设备时钟输入信号和第二完成信号，所述串行总线片选信号与从设备片选信号相连，所述串行总线时钟信号与从设备时钟信号相连，所述串行总线数据输入信号与从设备数据输出信号相连，所述串行总线数据输出信号与从设备数据输入信号相连，所述串行总线时钟输出信号与从设备时钟输入信号相连。
【技术特征摘要】
【专利技术属性】
技术研发人员：张则乐，胡林军，
申请(专利权)人：中国电子科技集团公司第四十一研究所，
类型：发明
国别省市：安徽;34
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