本发明专利技术公开了一种构建用于存储器时序测试的扫描链的方法，包括：确定存储器的输入边界寄存器，根据所述输入边界寄存器所连接到的存储器输入引脚的类型，确定所需的测试向量的数目N；基于所述数目N，布置扫描链，使得在所述扫描链中，在所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少(N-1)个连续的非边界寄存器；以及设置输入边界寄存器以及(N-1)个非边界寄存器的控制信号，使其在存储器时序测试模式下接收扫描测试输入作为测试向量。还公开了如此构建的扫描链，以及相应的装置。由此，优化了测试向量的产生和加载过程，提高了测试效率。
【技术实现步骤摘要】
本专利技术涉及集成电路测试，特别是存储器时序测试，更具体地，涉及一种构建用于存储器时序测试的扫描链的方法和装置以及如此构建的扫描链。
技术介绍
在集成电路的设计和生产过程中，为了保证产品的正确性，需要对集成电路进行多种测试。对于包含有存储器的集成电路，通常需要对其进行至少以下三种测试，即逻辑测试、存储器内建测试以及存储器接口测试。图1示意性示出包含存储器的集成电路以及有关的几种测试。在图1中，集成电路包括存储器，该存储器典型地由随机存取存储器RAM阵列构成。在该存储器之外，集成电路还包括由多种电路设计元件构成的外部逻辑，例如触发器，寄存器，复用选择器(MUX)，以及由椭圆形示出的组合逻辑群，该组合逻辑群中可能包含大量的组合逻辑器件。此外，集成电路还可能包含BIST测试模块，该测试模块用于存储器的内建自测(Built-1n-Self-Test)。一般地，BIST测试模块和存储器外部逻辑均连接到多路开关，经由多路开关的选择，连接到存储器的输入端。在图1中，虚线箭头(dash-line arrow)指示逻辑测试的路径。逻辑测试主要针对存储器外部的故障(例如，延迟故障或转换故障)进行测试，因此，逻辑测试的测试路径主要覆盖存储器外部(存储器输入端和输出端之外)的各种元件，包括图1中示出的寄存器、触发器和组合逻辑群。点划线箭头(dot-dash-line arrow)示出存储器内建测试的路径。存储器内建测试主要针对存储器内部的故障进行测试，因此，对应的测试路径是从BIST测试模块到存储器内部。在存储器内建测试模式下，通过BIST测试模块产生施加到存储器的测试向量。双点划线箭头(double-dot-dash-line arrow)示出存储器接口测试,又称为存储器时序测试。该测试主要针对存储器接口处(输入端和输出端)的转换故障，因此，存储器时序测试的测试路径是从存储器的外部逻辑经由输入端到达存储器内部，以及从存储器内部经由输出端到达外部逻辑。本文主要讨论存储器时序测试。通过图1可以看到，在存储器时序测试中，测试向量经由测试路径加载到存储器。然而，通常，存储器时序测试的测试路径中包含大量的组合逻辑群(如图1中椭圆所示)。这些组合逻辑使得测试向量的产生、加载过程都更加复杂化。并且，时序测试的故障覆盖率也依赖于存储器接口和组合逻辑的复杂度。在组合逻辑较为复杂的情况下，测试的故障覆盖率相应地较低。此外，现有技术中的测试方法在可控性和可观测性上也存在不足。因此，希望提出新的方法，能够对以上不足有所改进。
技术实现思路
为了对现有技术中的不足有所改进，提出本专利技术的各个实施例。根据本专利技术的第一方面的实施例，提供了一种构建用于存储器时序测试的扫描链的方法，包括:确定存储器的输入边界寄存器，所述输入边界寄存器是存储器的输入引脚所连接到的第一级寄存器；根据所述输入边界寄存器所连接到的存储器输入引脚的类型，确定所述输入边界寄存器所需的测试向量的数目N;基于所述数目N，布置扫描链，使得在所述扫描链中，在所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少(N-1)个连续的非边界寄存器；以及设置所述输入边界寄存器以及所述(N-1)个非边界寄存器的控制信号，使其在存储器时序测试模式下接收扫描测试输入作为测试向量。根据本专利技术第二方面的实施例，提供了一种用于存储器时序测试的扫描链，包括:输入边界寄存器，其是存储器的输入引脚所连接到的第一级寄存器；在所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少(N-1)个连续的非边界寄存器，其中N是所述输入边界寄存器所需的测试向量的数目；并且，所述输入边界寄存器以及所述(N-1)个非边界寄存器被设置为，在存储器时序测试模式下接收扫描测试输入作为测试向量。根据本专利技术第三方面的实施例，提供了一种构建用于存储器时序测试的扫描链的装置，包括:边界寄存器确定模块，配置为确定存储器的输入边界寄存器，所述输入边界寄存器是存储器的输入引脚所连接到的第一级寄存器；向量数目确定模块，配置为根据所述输入边界寄存器所连接到的存储器输入引脚的类型，确定所述输入边界寄存器所需的测试向量的数目N ;扫描链布置模块，配置为基于所述数目N，布置扫描链，使得在所述扫描链中，在所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少(N-1)个连续的非边界寄存器；以及控制设置模块，配置为设置所述输入边界寄存器以及所述(N-1)个非边界寄存器的控制信号，使其在存储器时序测试模式下接收扫描测试输入作为测试向量。利用本专利技术的实施例，存储器时序测试中测试向量的产生和加载得到简化和优化，测试效率得到提高。【附图说明】通过结合附图对本公开示例性实施方式进行更详细的描述，本公开的上述以及其它目的、特征和优势将变得更加明显，其中，在本公开示例性实施方式中，相同的参考标号通常代表相同部件。图1示意性示出包含存储器的集成电路以及有关的几种测试；图2示出根据一个实施例的构建扫描链的方法的流程图；图3示出现有技术的扫描链中的寄存器单元；图4示出根据一个实施例的扫描链片段；图5示出根据一个实施例的寄存器单元；图6示出根据一个实施例的前级寄存器的单元；图7示出根据一个实施例利用扫描链进行存储器时序测试的方法的流程图；图8示意性示出测试向量的加载；图9示出根据一个实施例的构建扫描链的装置；以及图10示出根据一个实施例的利用扫描链进行时序测试的装置。图11示出了适于用来实现本专利技术实施方式的示例性计算机系统/服务器12的框图。【具体实施方式】下面将参照附图更详细地描述本公开的优选实施方式。虽然附图中显示了本公开的优选实施方式，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。在本专利技术的实施例中，通过重新构建扫描链来改善存储器的时序测试。具体地，在构建扫描链的过程中，考虑存储器的边界寄存器所需要的测试向量的数目，使得边界寄存器上游存在相应数目的非边界寄存器。基于如此构建的扫描链，在后续进行时序测试时，就可以将所需要的多个测试向量一次性地直接加载到边界寄存器及其上游的非边界寄存器，从而减小常规测试路径中组合逻辑的影响，简化测试向量产生和加载的过程，并提高故障覆盖率。根据本专利技术第一方面的实施例，提供了一种构建扫描链用于存储器时序测试的方法。图2示出根据一个实施例的构建扫描链的方法的流程图。如图2所示，该实施例的方法包括:步骤201，确定存储器的输入边界寄存器，所述输入边界寄存器是存储器的输入引脚所连接到的第一级寄存器；步骤202，根据所述输入边界寄存器所连接到的存储器输入引脚的类型，确定所述输入边界寄存器所需的测试向量的数目N;步骤203，基于所述数目N，布置扫描链，使得在所述扫描链中，在所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少(N-1)个连续的非边界寄存器；以及步骤204，设置所述输入边界寄存器以及所述N-1个非边界寄存器的控制信号，使其在存储器时序测试模式下接收扫描测试输入作为测试向量。下面结合具体例子描述上述各个步骤的具体执行方式。首先，在步骤201，确定存储器的输入边界寄存器。如本领域技术人员所理解的本文档来自技高网...
【技术保护点】
一种构建用于存储器时序测试的扫描链的方法，包括：确定存储器的输入边界寄存器，所述输入边界寄存器是存储器的输入引脚所连接到的第一级寄存器；根据所述输入边界寄存器所连接到的存储器输入引脚的类型，确定所述输入边界寄存器所需的测试向量的数目N；基于所述数目N，布置扫描链，使得在所述扫描链中，在所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少(N‑1)个连续的非边界寄存器；以及设置所述输入边界寄存器以及所述(N‑1)个非边界寄存器的控制信号，使其在存储器时序测试模式下接收扫描测试输入作为测试向量。
【技术特征摘要】
【专利技术属性】
技术研发人员：侯吉祥，刘俐敏，王柳笛，吕寅鹏，李海龙，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国;US
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