定向自组装模板转移方法技术

本发明专利技术提供了一种定向自组装模板转移方法，包括：提供半导体衬底，在所述半导体衬底上形成掩模层；在所述掩模层上形成缓冲层；在所述缓冲层上形成嵌段共聚物；对所述嵌段共聚物进行定向自组装，分别形成由所述嵌段共聚物的第一组分和第二组分构成的第一区域和第二区域；选择性去除所述第一区域并保留所述第二区域以形成预定图案；利用所述预定图案对所述缓冲层进行刻蚀以形成缓冲层图案；以及以所述缓冲层图案为掩模，对所述掩模层进行刻蚀，以形成掩模层图案。在本发明专利技术的定向自组装模板转移方法中引入了由非晶硅或多晶硅构成的缓冲层，降低了刻蚀过程中对嵌段共聚物分子弱刻蚀特性的高度依赖，因此能够得到高保真和重复性好的刻蚀结构。

【技术实现步骤摘要】

本专利技术涉及集成电路制造领域，更具体地说，涉及一种利用嵌段共聚物定向自组装技术制造纳米尺度图形的方法。
技术介绍
当前，硅基CMOS集成电路技术节点已跨过微米、亚微米、深亚微米阶段进入到了纳米时代，国际主要半导体厂商美国Intel公司在2012年便正式推出了革命性的包含三维多栅晶体管结构(Finfet)的22nm微处理器。中国台湾的TSMC公司从2012年开始正式量产28纳米的高K金属栅集成电路芯片。目前面向基于三维多栅架构的16/14nm节点的工艺研发工作也已全面开展，并已有商用产品推出。光刻技术是支撑上述集成电路器件更新换代的核心制造技术之一，每一代新的集成电路的出现，总是以光刻工艺实现更小特征尺寸为主要技术标志的。目前，工业界采用193nm光刻，结合浸没式光刻技术、双(多)重图形曝光技术，已经将193nm光学光刻技术延伸到了 32nm、20nm甚至到16/14nm节点。然而，极高的工艺开发成本、工艺复杂性及光刻本身的物理限制，制约着现有的光刻技术的进一步发展，尤其在面临更小尺寸的图形制作时存在很大的局限性。因此，业内急需一种能够兼顾精度与成本的解决方案。定向自组装(Directed Self-assembly，DSA)是一种潜力巨大的自下而上(Bottomup)的纳米图形加工技术。使用嵌段共聚物(Block Copolymer)材料通过DSA技术能够在高度有序的二维薄膜上形成规则的纳米结构。而传统的光学曝光技术很难在这个尺度上进行图案化加工。因此，利用DSA技术替代传统光学曝光技术进行微纳电子器件加工，具有成本低廉、图形分辨率高、边缘粗糙度低等优点，在大面积规则图案制作、通孔制作方面有其独特的优势，在近几年已经引起广泛关注。通过构建自组装模板制备纳米结构及纳米器件已经成为当前的研究热点。这种方法的关键在于先利用嵌段共聚物自组装技术制备模板(模板制备)，进而形成光刻图形，然后用干法刻蚀技术将其转移到衬底上(模板转移)，从而可以用来制备不同尺寸可控的纳米结构阵列和纳米器件。通过改变嵌段共聚物的链长、组成、退火条件等，使其在薄膜、孔、槽中进行定向自组装，可以形成不同的图案，如球状、柱状、层状等。嵌段共聚物自组装的表面形态与其厚度紧密相关，因此嵌段共聚物材料的厚度一般控制在50nm以下，这对于刻蚀而言是一个很薄的厚度。由于易于制备，PS-b-PMMA是被最广泛研究的嵌段共聚物材料。每个嵌段都具有很窄的分子量分布范围，PS和PMMA的表面能很相近，而且PMMA本身就是一个标准的光刻胶。这种材料之所以引人注目，是由于采用氧等离子体刻蚀将PMMA从模板上选择地去除，而仅留下PS，从而可以用来形成光刻图形。然后，以PS作为掩模层，再进行接下来的刻蚀。另外，为了增强图形的抗蚀性，业界又开发了原子层沉积Al2O3(AU) Al2O3)增强的转移技术，将图形转移到下面的掩模(一般是S12)上，或直接进行衬底的刻蚀。以Al2O3作为掩模层刻蚀硅衬底，这种技术能够极大的降低刻蚀对嵌段共聚物的依赖。然而，在Al2O3向下层S12转移过程中，产生的附产物易于沉积在底部，导致掩模层难以彻底打开，因此往往需要大量的过刻蚀及必要的清洗过程，使得较难控制。本专利技术提供了一种新的，不需要复杂的工艺过程，易于制备，有利于实现大规模生产。
技术实现思路
为了解决现有技术中存在的问题，本专利技术提供了一种，包括以下步骤:I)提供半导体衬底，在所述半导体衬底上形成掩模层；2)在所述掩模层上形成缓冲层；3)在所述缓冲层上形成嵌段共聚物；4)对所述嵌段共聚物进行定向自组装，分别形成由所述嵌段共聚物的第一组分和第二组分构成的第一区域和第二区域；5)选择性地去除所述第一区域并保留所述第二区域以形成预定图案(即光刻图形)；6)利用所述预定图案对所述缓冲层进行刻蚀以形成缓冲层图案；以及7)以所述缓冲层图案为掩模，对所述掩模层进行刻蚀，以形成掩模层图案。根据本专利技术的，进一步包括:利用所述掩模层图案对所述衬底进行刻蚀，形成衬底图案。根据本专利技术的，其中，所述缓冲层为多晶硅或非晶硅。根据本专利技术的，其中，所述掩模层是氧化硅、氮化硅、旋涂的非晶碳(SOC)，CVD沉积的非晶碳、硅基抗反射材料Si ARC中的一种，或者是氧化硅/氮化硅、Si ARC/S0C/氧化硅或氮化硅的复合结构。根据本专利技术的，其中，刻蚀所述缓冲层的气体为以下之一或其组合:碳氟基气体，齒基气体、SF6。根据本专利技术的，其中，所述卤基气体为以下之一或其组合:C12、HBr。根据本专利技术的，其中，刻蚀所述掩模层的气体为碳氟基气体和氧化性气体的组合气体。根据本专利技术的，其中，所述碳氟基气体为以下之一或其组合:CF4、CHF3、CH2F2、CH3F、C3F6、C4F6、C4F8。根据本专利技术的，其中，所述氧化性气体为以下之一或组合:02、C0。根据本专利技术的，其中，所述半导体衬底是体硅、S01、Ge、GeO1、应变硅、GeSi等硅基或锗基四族材料中的一种，或者是II1、V族非硅基材料。根据本专利技术的，在硬掩模层与嵌段共聚物层之间形成了由非晶硅或多晶硅构成的缓冲层。由于缓冲层对嵌段共聚物中的PS具有较高的抗蚀性，因此在刻蚀过程中先将PS层图案转移到缓冲层上形成缓冲层图案，然后再将缓冲层图案转移到下面的硬掩模层上。由于在本专利技术的中引入了由非晶硅或多晶硅构成的缓冲层，降低了刻蚀过程中对嵌段共聚物分子弱刻蚀特性的高度依赖，因此能够得到高保真和重复性好的刻蚀结构。【附图说明】通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本专利技术的其它特征、目的和优点将会变得更明显。在附图中:图1是根据本专利技术的一个实施方式进行刻蚀之前的半导体结构示意图；图2是根据本专利技术的一个实施方式去除嵌段共聚物层第一区域后的半导体结构示意图；图3是根据本专利技术的一个实施方式刻蚀形成缓冲层图案后的半导体结构示意图；图4是根据本专利技术的一个实施方式刻蚀形成硬掩模层图案后的半导体结构示意图；以及图5是根据本专利技术的一个实施方式对半导体衬底进行刻蚀后的半导体结构示意图。【具体实施方式】为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的实施例作详细描述。下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下面结合附图和实施例，对本专利技术作进一步详细说明。如图1所不，提供半导体衬底100。该半导体衬底100可以是娃基或错基材料，例如体硅、SO1、Ge、GeO1、应变硅、Ge Si中的一种，优选为体硅衬底，还可以是II1、V族材料或其他衬底材料。在半导体衬底100上采用化学气相沉积或其他方法形成硬掩模层101。该硬掩模层10当前第1页1 2 本文档来自技高网...

【技术保护点】
一种定向自组装模板转移方法，包括：1)提供半导体衬底，在所述半导体衬底上形成掩模层；2)在所述掩模层上形成缓冲层；3)在所述缓冲层上形成嵌段共聚物；4)对所述嵌段共聚物进行定向自组装，分别形成由所述嵌段共聚物的第一组分和第二组分构成的第一区域和第二区域；5)选择性去除所述第一区域并保留所述第二区域以形成预定图案；6)利用所述预定图案对所述缓冲层进行刻蚀以形成缓冲层图案；以及7)以所述缓冲层图案为掩模，对所述掩模层进行刻蚀，以形成掩模层图案。

【技术特征摘要】

【专利技术属性】
技术研发人员：孟令款，闫江，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11