用于动态控制高速缓存存储器的寻址模式的方法、设备和系统技术方案

在实施例中，高速缓存存储器的第一部分与第一核相关联。这个第一高速缓存存储器部分具有分布式高速缓存存储器，并且可以根据寻址模式被动态地控制为用于第一核的私有高速缓存存储器和由（包含第一核的）多个核共享的共享高速缓存存储器中的一个，所述寻址模式它本身是动态可控的。描述和要求保护其他实施例。

【技术实现步骤摘要】
【国外来华专利技术】
本公开关于计算系统，并且特别地(但不排他地)关于高速缓存存储器管理。【附图说明】图1是包含多核处理器的计算系统的框图。图2是根据本专利技术的实施例的多核处理器的框图。图3是根据实施例的处理器的部分的框图。图4A是根据实施例的共享高速缓存存储器的集合索引的框图。图4B是根据本专利技术的实施例的使用全局集合索引产生的访问地址。图5是根据本专利技术的实施例的方法的流程图。图6是根据本专利技术的实施例的用于动态控制高速缓存存储器的方法的流程图。图7是根据本专利技术的实施例的片上系统(SOC)设计的实施例的框图。【具体实施方式】参考图1，描绘用于包含多核处理器的计算系统的框图的实施例。处理器100包含任何处理器或处理装置，诸如微处理器、嵌入式处理器、数字信号处理器(DSP)、网络处理器、手持处理器、应用处理器、协处理器、片上系统(SOC)或用来执行代码的其他装置。处理器100在一个实施例中包含至少两个核——核101和102，所述至少两个核可以包含不对称的核或对称的核(图解的实施例)。然而，处理器100可以包含任何数量的处理元件，所述处理元件可以是对称的或不对称的。在一个实施例中，处理元件涉及用来支持软件线程的逻辑或硬件。硬件处理元件的示例包含:线程单元、线程槽、线程、处理单元、语境、语境单元、逻辑处理器、硬件线程、核和/或任何其他元件，其能够保持处理器的状态，诸如执行状态或架构状态。换言之，处理元件在一个实施例中涉及能够独立与代码(诸如，软件线程、操作系统、应用或其他代码)相关联的任何硬件。物理处理器(或处理器插座)典型地涉及集成电路，所述集成电路可能包含任何数量的其他处理元件，诸如核或硬件线程。核经常涉及能够维持独立架构状态的集成电路上定位的逻辑，其中每个独立维持的架构状态与至少一些专用执行资源相关联。与核相反，硬件线程典型地涉及能够维持独立架构状态的集成电路上定位的任何逻辑，其中独立维持的架构状态共享对执行资源的访问。如能够看到的那样，当某些资源被共享并且其他资源专用于架构状态时，在核和硬件线程的命名之间的界限(line)重叠。然而经常地，操作系统把核和硬件线程视作个别的逻辑处理器，其中操作系统能够个别地调度在每个逻辑处理器上的操作。如在图1中图解的物理处理器100包含两个核——核101和102。此处，核101和102被认为是对称的核，即带有相同配置、功能单元和/或逻辑的核。在另一个实施例中，核101包含无序处理器核，而核102包含有序处理器核。然而，可以从任何类型的核，诸如原生核(native core)、软件管理的核、适于执行原生指令集合架构(ISA)的核、适于执行翻译的指令集合架构(I SA)的核、协同设计的核或其他已知的核，个别地选择核101和102。在异构核环境(即，不对称的核)中，翻译的某一形式(这样的二进制翻译)可以用于调度或执行在一个或两个核上的代码。尚待进一步讨论，以下进一步详细描述在核101中图解的功能单元，因为在描绘的实施例中，在核102中的单元以类似的方式操作。如描绘的那样，核101包含两个硬件线程1la和101b，其还可以被称为硬件线程槽1la和101b。因此，软件实体(诸如，操作系统)在一个实施例中可能把处理器100视作四个分离的处理器，即能够同时执行四个软件线程的四个逻辑处理器或处理元件。如以上暗指的那样，第一线程与架构状态寄存器1la相关联，第二线程与架构状态寄存器1lb相关联，第三线程可以与架构状态寄存器102a相关联，并且第四线程可以与架构状态寄存器102b相关联。此处，如以上描述的那样，架构状态寄存器(101a、101b、102a和102b)中的每个可以被称为处理元件、线程槽或线程单元。如图解的那样，架构状态寄存器1la被复制在架构状态寄存器1lb中，因此个别架构状态/语境能够针对逻辑处理器1la和逻辑处理器1lb被储存。在核101中，其他更小的资源，诸如在分配器和重新命名器块130中的指令指针和重新命名逻辑，也可以被复制用于线程1la和101b。一些资源，诸如在重新排序/引退单元135中的重新排序缓冲器、ILTB 120、负载/储存缓冲器以及队列，可以通过划分来共享。其他资源，诸如通用内部寄存器、(一个或多个)页表基寄存器、低等级数据高速缓存和数据TLB 115、(一个或多个)执行单元140以及无序单元135的部分可能被完全共享。处理器100经常包含其他资源，所述其他资源可以被完全共享、通过划分共享、或者由处理元件专用/专用于处理元件。在图1中，图解带有处理器的图解性逻辑单元/资源的纯示例性处理器的实施例。注意到处理器可以包含或省略这些功能单元中的任何功能单元，以及包含未描绘的任何其他已知的功能单元、逻辑或固件。如图解的那样，核101包含简化的代表性无序(000)处理器核。但是有序处理器可以被用在不同的实施例中。所述000核包含用来预测将被执行/采用的分支的分支目标缓冲器120和用来储存指令的地址翻译表项的指令翻译缓冲器(1-TLB ) 120。核101进一步包含耦合到提取单元120以解码提取的元件的解码模块125。提取逻辑在一个实施例中包含分别与线程槽101a、101b相关联的个别的定序器。通常核101与第一ISA相关联，所述第一 ISA限定/规定可在处理器100上执行的指令。经常，是第一 ISA的部分的机器代码指令包含指令的部分(称为操作码)，其参考/规定将被执行的指令或操作。解码逻辑125包含电路，所述电路从这些指令的操作码标识这些指令并且在管线中传递解码的指令用于如由第一 ISA限定的那样处理。例如，如以下更详细讨论的那样，解码器125在一个实施例中包含设计为或适于标识特定指令(诸如，事务指令)的逻辑。作为由解码器125进行的标识的结果，架构或核101采用特定的、预定的动作来执行与适当的指令相关联的任务。注意到以下是重要的:响应于单个或多个指令可以执行在本文中描述的任务、块、操作和方法中的任何一个;所述多个指令中的一些可以是新的或旧的指令。注意到解码器126在一个实施例中标识相同的ISA(或其子集)。替选地，在异构核环境中，解码器126标识第二 ISA(第一 ISA的子集或不同的ISA)。在一个示例中，分配器和重新命名器块130包含分配器以保留资源，诸如用来储存指令处理结果的寄存器文件。然而，线程1la和1lb可能能够无序执行，其中分配器和重新命名器块130还保留其他资源，诸如用来跟踪指令结果的重新排序缓冲器。单元130还可以包含寄存器重新命名器以把程序/指令参考寄存器重新命名为在处理器100内部的其他寄存器。重新排序/引退单元135包含部件，诸如以上提到的重新排序缓冲器、负载缓冲器和储存缓冲器，以支持无序执行以及对无序执行的指令的稍后有序引退。调度器和执行单元(一个或多个)块140在一个实施例中包含调度器单元以调度在执行单元上的指令/操作。例如，在具有可用浮点执行单元的执行单元的端口上调度浮点指令。与执行单元相关联的寄存器文件也被包含以储存信息指令处理结果。示例性执行单元包含浮点执行单元、整数执行单元、跳跃执行单元、加载执行单元、储存执行单元和其他已知的执行单元。更低等级的数据高速缓存和数据翻译缓冲器(D-TLBH50被耦合到(一个或多个)执行单元1本文档来自技高网...

【技术保护点】
一种设备，包括：与第一核相关联的高速缓存存储器的第一部分，第一高速缓存存储器部分具有分布式高速缓存存储器，其中根据寻址模式，第一高速缓存存储器部分被动态地控制为用于第一核的私有高速缓存存储器和由包含第一核的多个核共享的共享高速缓存存储器中的一个。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：K王，Z卞，W周，Z王，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US