本发明专利技术公开了一种基于双模冗余的抗单粒子多节点翻转加固锁存器，涉及抗辐射集成电路设计领域，包括一个输入模块（1），两个结构相同的存储单元MC1、MC2，一个4管Muller C单元（2）。本发明专利技术对单粒子单节点翻转能够实现完全自恢复，并且对单粒子多节点翻转能够完全容忍，从而提高了系统的可靠性。
【技术实现步骤摘要】
本专利技术设及抗福射集成电路设计领域，使用双模冗余结构及Muller C单元电路， 用来构成加固锁存器设计，实现了对单粒子翻转的自恢复，并对双节点翻转完全容忍，具体 为一种基于双模冗余的抗单粒子多节点翻转加固锁存器。
技术介绍
随着科技的不断进步，集成电路已经被广泛地应用于各种领域中了。同时，其在深 空探测、医疗器械、航空航天、汽车电子等重要领域的应用，也对其可靠性提出了更高的要 求。福射环境中的高能粒子（中子或a粒子)在穿过微电子器件的灵敏区时，会在其轨迹上沉 积电荷，运些电荷将会改变锁存器等存储元件中的存储值。半导体工艺的快速发展，使集成 电路的特征尺寸不断缩减、工作电压不断下降，导致电路的节点电容不断减小，从而使电路 节点的逻辑状态发生翻转所需要的电荷量（临界电荷）也随之降低，引起单粒子翻转 (Single Event Upset, SEU)的概率也急剧提高。随着集成电路工艺尺寸的进一步缩减，电 路节点之间的距离也进一步减小，由高能粒子轰击产生的电荷可W扩散并影响相邻节点， 从而引发单粒子多节点翻转(Single Event Multiple Node Upset, SEMNU)。因此，需要新 的能容忍单粒子多节点翻转的锁存器的设计。
技术实现思路
为了克服现有加固锁存器存在的不足，本专利技术提供了一种基于双模冗余的抗单粒 子多节点翻转加固锁存器，该锁存器对SKJ效应可W实现完全的自恢复，对SEMNU效应可W 完全容忍，从而提高了系统的稳定性。 本专利技术采用的技术方案是： 一种基于双模冗余的抗单粒子多节点翻转加固锁存器，其特征在于:包括一个输入模 块(1 )，两个存储单元MCl、MC2，一个4管Muller C单元(2);所述输入模块(1)由4个PMOS晶体 管和1个反相器构成;所述2个存储单元MQ和MC2的结构相同，其中每个存储单元由6个PMOS 晶体管和4个醒OS晶体管构成;Mu 11 er C单元（2)由两个PMOS晶体管和两个醒OS晶体管构 成;输入模块（1)的输出端与存储单元MCUMC2连接，存储单元MCUMC2分别与Muller C单元 (2)的两个输入端连接。 所述的一种基于双模冗余的抗单粒子多节点翻转加固锁存器，其特征在于:所述 输入模块的4个PMOS晶体管分别为晶体管P7、晶体管P8、晶体管P7b、晶体管P8b，反相器的输 入端接入输入信号D信号;反相器的输出端与晶体管P7b、晶体管PSb的源极连接;晶体管P7、 晶体管P8的源极接入输入信号D信号；晶体管P7、晶体管P8、晶体管P7b、晶体管PSb的栅极接 入时钟信号CLKB连接;晶体管P7、晶体管P8、晶体管P7b、晶体管PSb的衬底接入电源VDD。 所述的一种基于双模冗余的抗单粒子多节点翻转加固锁存器，其特征在于:所述 构成存储单元MCl的6个PMOS晶体管和4个NMOS晶体管，分别为晶体管Pl、晶体管P2、晶体管 P3、晶体管P4、晶体管P5、晶体管P6、晶体管N1、晶体管N2、晶体管N3、晶体管N4;所述构成存 储单元MC2的6个PMOS晶体管和4个醒OS晶体管，分别为晶体管P化、晶体管P2b、晶体管P3b、 晶体管P4b、晶体管P5b、晶体管P6b、晶体管Nlb、晶体管N2b、晶体管N3b、晶体管Mb;晶体管 PU晶体管P3、晶体管P5、晶体管P6、晶体管Plb、晶体管P3b、晶体管P5b、晶体管P6b的源极接 入电源VDD;晶体管N2、晶体管M、晶体管N2b、晶体管Mb的源极接地GND;晶体管P1、晶体管 P2、晶体管P3、晶体管P4、晶体管P5、晶体管P6、晶体管Plb、晶体管P2b、晶体管P3b、晶体管 P4b、晶体管P5b、晶体管P6b的衬底接入电源VDD;晶体管Nl、晶体管N2、晶体管N3、晶体管M、 晶体管N化、晶体管N2b、晶体管N3b、晶体管Mb的衬底接地GND; 晶体管Pl的漏极和晶体管P2的源极连接，晶体管P2的漏极和晶体管Nl的漏极连接，晶 体管Nl的源极和晶体管N2的漏极连接；晶体管P3的漏极和晶体管P4的源极连接，晶体管P4 的漏极和晶体管N3的漏极连接，晶体管N3的源极和晶体管M的漏极连接;晶体管Pl的漏极 同时与晶体管P3的栅极、晶体管P5的栅极、晶体管N3的栅极、晶体管P7b的漏极连接，将该连 接点称为节点S3;晶体管P3的漏极同时与晶体管Pl的栅极、晶体管P6的栅极、晶体管Nl的栅 极、晶体管P7的漏极连接，将该连接点称为节点S4;晶体管P2的栅极同时与晶体管N4的栅 极、晶体管N2的漏极、晶体管P6的漏极连接，将该连接点称为节点SI;晶体管P4的栅极同时 与晶体管N2的栅极、晶体管M的漏极、晶体管P5的漏极连接，将该连接点称为节点S2; 晶体管P1 b的漏极和晶体管P 2 b的源极连接，晶体管P 2 b的漏极和晶体管N1 b的漏极连 接，晶体管N化的源极和晶体管N2b的漏极连接;晶体管P3b的漏极和晶体管P4b的源极连接， 晶体管P4b的漏极和晶体管N3b的漏极连接，晶体管N3b的源极和晶体管Mb的漏极连接；晶 体管Plb的漏极同时与晶体管P3b的栅极、晶体管P5b的栅极、晶体管N3b的栅极、晶体管PSb 的漏极连接，将该连接点称为节点S3b;晶体管P3b的漏极同时与晶体管Plb的栅极、晶体管 P6b的栅极、晶体管Wb的栅极、晶体管P8的漏极连接，将该连接点称为节点S4b;晶体管P2b 的栅极同时与晶体管Mb的栅极、晶体管N2b的漏极、晶体管P6b的漏极连接，将该连接点称 为节点SIb;晶体管P4b的栅极同时与晶体管N2b的栅极、晶体管Mb的漏极、晶体管P5b的漏 极连接，将该连接点称为节点S2b; 所述的一种基于双模冗余的抗单粒子多节点翻转加固锁存器，其特征在于：所述 Muller C单元由两个PMOS晶体管和两个醒OS晶体管构成;两个PMOS晶体管分别为晶体管P9 和晶体管P10;两个NMOS晶体管分别为晶体管N5和晶体管N6;其中，晶体管P9的栅极与晶体 管N5的栅极相连接，晶体管P9的栅极与晶体管N5栅极之间的节点为C单元电路的第一信号 输入端INl;晶体管P9的漏极与晶体管PlO的源极相连接;晶体管PlO的栅极与晶体管N6的栅 极相连接，晶体管PlO的栅极与晶体管N6栅极之间的节点为C单元电路的第二信号输入端 IN2;晶体管PlO的漏极与晶体管N5的漏极相连接，晶体管PlO的漏极与晶体管N5的漏极之间 的节点为C单元电路的信号输出端;晶体管N5的衬底接地;晶体管N5的源极与晶体管N6的漏 极相连接，晶体管N6的源极W及晶体管N6的衬底均接地;晶体管P9的源极、晶体管P9的衬底 和晶体管PlO的衬底分别与电源VDD相连接。节点S3、节点S3b分别连接Muller C单元的两个输入端，Muller C单元的输出端作 为本锁存器的输出端Q。[000引本专利技术的优点是： 本专利技术对单粒子单节点翻转能够实现完全自恢复，并且对单粒子多节点翻转能够完全 容忍，从而提高了系统的可靠性。【附图说明】 图1本专利技术所述的加固锁存器模块图。 图2本专利技术所述的加固锁存器输入模块图。 图3存储单元MCl的晶体管结构图。 图4 Muller C单元的晶体管结构图。 图5本专利技术所述的加固本文档来自技高网...
【技术保护点】
一种基于双模冗余的抗单粒子多节点翻转加固锁存器，其特征在于：包括一个输入模块（1），两个存储单元MC1、MC2，一个4管Muller C单元（2）；所述输入模块（1）由4个PMOS晶体管和1个反相器构成；所述2个存储单元MC1和MC2的结构相同，其中每个存储单元由6个PMOS晶体管和4个NMOS晶体管构成；Muller C单元（2）由两个PMOS晶体管和两个NMOS晶体管构成；输入模块（1）的输出端与存储单元MC1、MC2连接，存储单元MC1、MC2分别与Muller C单元（2）的两个输入端连接。
【技术特征摘要】
【专利技术属性】
技术研发人员：黄正峰，付俊超，梁华国，欧阳一鸣，易茂祥，闫爱斌，许晓琳，方祥圣，
申请(专利权)人：合肥工业大学，
类型：发明
国别省市：安徽;34
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。