一种确定链路延时的方法、装置和通信设备制造方法及图纸

本发明专利技术公开了一种确定链路延时的方法，该方法包括：依据预设的分频倍数对解析所得的每个数据通道的第一LMFC进行分频，得到对应每个数据通道的第二LMFC，并依据所述第二LMFC分别将所述每个数据通道中的数据写入相应缓存；依据SYSREF信号和预设的LMFC间隔产生第三LMFC，并依据所述第三LMFC分别将每个数据通道中的数据从相应缓存中读出；其中，所述第二LMFC的周期与所述第三LMFC的周期相同。本发明专利技术还同时公开了一种实现所述方法的装置和通信设备。

【技术实现步骤摘要】

本专利技术涉及无线通信领域中的JESD204B接口技术，尤其涉及一种基于JESD204B接口的确定链路延时的方法、装置和通信设备。
技术介绍
目前，日益增加的基站数据吞吐量的需求导致了无线通信单元的元件成本和功耗都有所增加，并使得相关印刷电路板和接口更加复杂，同时更加强调对信号完整性的要求。因此，若继续采用传统的并行低电压差分信号(Low-Voltage DifferentialSignaling, LVDS) I/O接口，则对于降低成本、提高系统可靠性、提高集成度、缩短上市时间以及降低设计复杂度等要求已经不适应，所以固态技术协会(JEDEC)发布了适用于模拟数字转换(ADC)/数字模拟转换(DAC)的通用接口的JESD204B接口标准。随着JESD204B接口标准的提出，如何在接收侧实现多个数据通道(lane)的对齐，并保证链路的确定性延时，成为了采用JESD204B接口标准急需解决的问题。但是，JESD204B接口协议限制数据发送端到数据接收端的处理延时最大不得超过一个本地多帧时钟(Local Multi Frame Clock，LMFC)(或者称为本地复帧头)的长度，且各个Iane之间的延时差也不能超过一个LMFC的长度，而LMFC的长度最小可为17个字节，由于延时越短对应的板级走线也越短，所以，上述协议的限制对硬件处理和板级走线的要求很高，大大增加了设计实现的复杂度。
技术实现思路
为解决现有存在的技术问题，本专利技术实施例提供一种确定链路延时的方法、装置和通信设备。本专利技术实施例提供了一种确定链路延时的方法，该方法包括:依据预设的分频倍数对解析所得的每个数据通道的第一 LMFC进行分频，得到对应每个数据通道的第二 LMFC，并依据所述第二 LMFC分别将所述每个数据通道中的数据写入相应缓存；依据系统参考(SYSREF)信号和预设的LMFC间隔产生第三LMFC，并依据所述第三LMFC分别将每个数据通道中的数据从相应缓存中读出；其中，所述第二 LMFC的周期与所述第三LMFC的周期相同。其中，所述分频后得到的对应每个数据通道的第二 LMFC的周期大于分频前所有数据通道中数据传输延时最大的数据通道对应的数据传输延时差。其中，所述依据预设的分频倍数对解析所得的每个数据通道的第一 LMFC进行分频，包括:对已接收的每个数据通道的数据进行解析，依据所述每个数据通道的数据中已有的初始化通道对齐序列(ILA)信息，解析得到所述第一 LMFC ;依据预先设置的分频倍数对所述解析得到的所述第一 LMFC进行分频，得到第二 LMFC。其中，所述依据所述第二 LMFC将所述每个数据通道中的数据写入缓存，包括:对于每个数据通道，通过所述第二 LMFC的第一个有效信号将所述缓存的数据写地址清零，之后将所述每个数据通道中的数据依次写入缓存中。其中，所述每个数据通道中数据传输的延时差为:(N-1) *T_LMFC ；其中，所述N为预设的分频倍数，所述T_LMFC为一个标准的LMFC的长度。其中，所述依据所述第三LMFC将每个数据通道中的数据从缓存中读出，包括:对于每个数据通道，通过所述第三LMFC的第一个有效信号将所述缓存的读地址清零，之后将所述每个数据通道中的数据依次从缓存中读出。本专利技术实施例还提供了一种确定链路延时的装置，该装置包括:分频与写入控制单元、缓存和读取控制单元；其中，所述分频与写入控制单元，用于依据预设的分频倍数对解析所得的每个数据通道的第一 LMFC进行分频，得到每个数据通道的第二 LMFC，并依据所述第二 LMFC分别将所述每个数据通道中的数据写入相应缓存；所述读取控制单元，用于依据SYSREF信号和预设的LMFC间隔产生第三LMFC，并依据所述第三LMFC分别将每个数据通道中的数据从相应缓存中读出；其中，所述第二 LMFC的周期与所述第三LMFC的周期相同。其中，所述分频与写入控制单元包括:分频模块和写入模块；其中，所述分频模块，用于依据预设的分频倍数对解析所得的每个数据通道的第一 LMFC进行分频，得到对应每个数据通道的第二 LMFC ；所述写入模块，用于依据所述分频模块产生的所述第二 LMFC分别将所述每个数据通道中的数据写入相应缓存。其中，所述读取控制单元包括:LMFC生成模块和读取模块；其中，所述LMFC生成模块，用于依据SYSREF信号和预设的LMFC间隔产生第三LMFC ；所述读取模块，用于依据所述LMFC生成模块生成的所述第三LMFC分别将每个数据通道中的数据从相应缓存中读出。本专利技术实施例还提供了一种确定链路延时的通信设备，所述通信设备包括上文所述的装置。本专利技术实施例提供的确定链路延时的方法、装置和通信设备，依据预设的分频倍数对解析所得的每个数据通道的第一 LMFC进行分频，得到对应每个数据通道的第二 LMFC，并依据所述第二 LMFC分别将所述每个数据通道中的数据写入相应缓存；依据系统参考(SYSREF)信号和预设的LMFC间隔产生第三LMFC，并依据所述第三LMFC分别将每个数据通道中的数据从相应缓存中读出；其中，所述第二 LMFC的周期与所述第三LMFC的周期相同。可见，本专利技术实施例放宽了现有链路处理延时限制要求，可降低时钟(JESD204B接口接收数据的处理时钟)频率和链路处理的复杂度；另外，缓存的设置可以支持不同数据通道在数据对齐之前的不同延时差，由于延时可大于一个标准LMFC的长度，增大了通道传输处理时钟周期数，因此可相应降低对板级走线的设计要求，降低设计的复杂度。此外，随着应用场景的变化，本专利技术实施例只需改变第二 LMFC和第三LMFC长度的配置，即:依据场景的变化改变所述预设的分频倍数和LMFC间隔，且相应改变缓存的大小即可，具有较强的灵活性。【附图说明】在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。图1为本专利技术实施例所述确定链路延时的方法实现流程图；图2为本专利技术实施例所述确定链路延时的原理示意图；图3为本专利技术实施例所述确定链路延时的装置结构示意图；图4为本专利技术实施例所述分频与写入控制单元的结构示意图；图5为本专利技术实施例所述读取控制单元的结构示意图。【具体实施方式】本专利技术的实施例中，依据预设的分频倍数对解析所得的每个数据通道的第一 LMFC进行分频，得到对应每个数据通道的第二 LMFC，并依据所述第二 LMFC分别将所述每个数据通道中的数据写入相应缓存；依据SYSREF信号和预设的LMFC间隔产生第三LMFC，并依据所述第三LMFC分别将每个数据通道中的数据从相应缓存中读出；其中，所述第二 LMFC的周期与所述第三LMFC的周期相同。这里，本专利技术实施例所述方法在接收侧实现，相应的接收处理流程即为:从ADC向JESD204B接口数据通道传输数据的过程。需要说明的是，由于本专利技术实施例的方法基于JESD204B接口，所以能广泛适用于现有ADC器件的需求。下面结合附图及具体实施例对本专利技术作进一步详细说明。图1为本专利技术实施例所述确定链路延时的方法实现流程图，如图1所示，该方法包括:步骤101:依据预设的分频倍数对解析所本文档来自技高网...

【技术保护点】
一种确定链路延时的方法，其特征在于，该方法包括：依据预设的分频倍数对解析所得的每个数据通道的第一本地多帧时钟LMFC进行分频，得到对应每个数据通道的第二LMFC，并依据所述第二LMFC分别将所述每个数据通道中的数据写入相应缓存；依据系统参考SYSREF信号和预设的LMFC间隔产生第三LMFC，并依据所述第三LMFC分别将每个数据通道中的数据从相应缓存中读出；其中，所述第二LMFC的周期与所述第三LMFC的周期相同。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨丽宁，郝鹏，黄灿，
申请(专利权)人：深圳市中兴微电子技术有限公司，
类型：发明
国别省市：广东;44