本发明专利技术提供了一种移位寄存单元及驱动方法、栅极驱动电路、阵列基板、显示装置，在移位寄存模块的输出端依次串接N个辅助输出模块，N为≥1的整数，用于自输出时间段之前的第N个时间段至输出时间段，使输出电平发生N+1次跳变升高，最终在输出时间段输出移位寄存信号。这与现有技术相比，可达到降低GOA的驱动电压，从而达到降低CLOCK对GOA逻辑电路的寄生电容充放电功耗，从而达到降低GOA逻辑功耗的目的，进而可降低面板的功耗以及驱动要求且可以增强产品的稳定性。
【技术实现步骤摘要】
本专利技术属于液晶显示
，具体涉及一种移位寄存单元及其驱动方法、栅极驱动电路、阵列基板、显示装置。
技术介绍
G0A技术是液晶面板的栅极驱动技术之一，其基本概念是将液晶面板的移位寄存单元集成在阵列基板上，形成对液晶面板的扫描驱动。相比传统的将芯片固定于柔性印刷电路上的C0F(Chip On Flexible Printed Circuit)和将芯片固定于玻璃上的C0G(Chipon Glass)工艺，GOA技术不仅节省了成本，而且液晶面板可以做到两边对称的美观设计，也省去了移位寄存单元的焊接(bonding)区域以及扇出(fan-out)布线空间，实现窄边框的设计;同时由于可以省去栅极方向焊接的工艺，对产能和良率提升也较有利。近年来G0A设计中如何降低其本身的逻辑功耗是设计过程中一直关注的重点。由于G0A的逻辑功耗主要发生在Clock信号不停对其逻辑电路中的寄生电容进行充放电过程，所以，为了降低其逻辑功耗，近年来的主要研究方向为减少其逻辑电路中的寄生电容，但是，由于G0A单元需要对一行像素的TFT电容充放电，所以G0A逻辑电路中的寄生电容降低具有限制性。为此，目前亟需一种移位寄存单元从另一个角度来减小栅极驱动电路的功耗。
技术实现思路
本专利技术旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存单元及其驱动方法、栅极驱动电路、阵列基板、显示装置。为解决上述问题之一，本专利技术提供了一种移位寄存单元，其包括移位寄存模块，还包括:N个辅助输出模块，N为? 1的整数，依次串接在所述移位寄存模块的输出端，用于自输出时间段之前的第N个时间段至所述输出时间段，使输出电平发生N+1次跳变升高，最终在输出时间段输出移位寄存信号。具体地，在所述移位寄存模块输出端串接的第一个所述辅助输出模块称为第1辅助输出模块，依次类推，第N个所述辅助输出模块称为第N辅助输出模块;每个所述辅助输出模块包括:输出子模块，其与所述移位寄存单元的输入端以及时钟信号输入端相连，其输出端作为所述辅助输出模块的输出端，用于在所述移位寄存单元的输入端输入有效信号时，输出所述时钟信号输入端输入的信号；电平跳变模块，其与所述移位寄存模块的输出端、所述移位寄存单元的输入端以及所述输出子模块的输出端相连，用于在所述移位寄存单元的输入端输入有效信号时充电以及输入无效信号时使输出电平跳变升高一次;针对第1辅助输出模块，所述移位寄存单元的输入端输入的有效信号相对所述移位寄存模块输出端输出的有效信号向前移一位；自第1辅助输出模块至第N辅助输出模块，各自相连的所述移位寄存单元的输入端输入的有效信号依次向前移一位。具体地，所述输出子模块包括第十三晶体管，其控制极与所述移位寄存单元的输入端相连，第一极与第三时钟信号输入端相连，第二极作为输出端。具体地，所述电平跳变模块包括:存储电容，其第一端与所述移位寄存模块的输出端相连，第二端与所述输出子模块的输出端相连;第十七晶体管，其控制极与所述移位寄存单元的输入端相连，第一极与所述存储电容的第一端相连，第二极与低电平输入端相连。具体地，所述辅助输出模块还包括:降噪子模块，其第一端与控制节点相连，第二端与所述辅助输出模块的输出端相连，第三端与低电平输入端相连，用于在降噪阶段时将第二端和第三端导通。具体地，所述降噪子模块包括:第十四晶体管和第十六晶体管，二者的控制极相连并作为所述降噪子模块的第一端，二者的第一极相连并作为所述降噪子模块的第二端，二者的第二极相连并作为所述降噪子模块的第三端。具体地，所述辅助输出模块还包括:复位子模块，其第一端与复位输入端相连，第二端与所述辅助输出模块的输出端相连，第三端与低电平输入端相连，用于在复位阶段时将第二端和第三端导通。具体地，所述复位子模块包括:第十五晶体管，其控制极作为第一端，第一极作为第二端，第三极作为第三端。具体地，所述移位寄存模块包括:第一晶体管，其控制极与复位输入端相连，第一极作为所述移位寄存模块的输出端，第二极与低电平输入端相连;第二晶体管，其控制极作为上拉节点，第一极与所述第一晶体管的第一极相连，第二极与第一时钟信号输入端相连；第一电容，其第一端与所述第一晶体管的第一极相连，第二端与所述上拉节点相连;第三晶体管，其控制极作为下拉节点，第一极与所述第一晶体管的第一极相连，第二极与低电平输入端相连;第四晶体管，其控制极与第二时钟信号输入端相连，第一极与所述第一晶体管的第一极相连，第二极与低电平输入端相连;第五晶体管，其控制极与所述上拉节点相连，第一极与所述下拉节点相连;第二极与低电平输入端相连;第六晶体管，其控制极与所述复位输入端相连，第一极与所述上拉节点相连，第二极与低电平输入端相连;第七晶体管，其控制极与第二时钟信号输入端相连且与第一极相连，第二极作为下拉控制节点；第八晶体管，其控制极与所述下拉节点相连，第一极与所述上拉节点相连，第二极与低电平输入端相连；第九晶体管，其控制极与所述上拉节点相连，第一极与所述下拉控制节点相连，第二极与低电平输入端相连;第十晶体管，其控制极与第一极相连且与所述移位寄存单元的输入端相连，第二极与所述上拉节点相连;第十一晶体管，其控制极与所述下拉控制节点相连，第一极与第二时钟信号输入端相连，第二极与所述下拉节点相连;第十二晶体管，其控制极与所述第二时钟信号输入端相连，第一极与所述移位寄存单元的输入端相连，第二极与所述上拉节点相连。本专利技术还提供一种栅极驱动电路，其包括多个级联设置的所述移位寄存单元，用于依次向多条栅线输入扫描信号，所述移位寄存单元采用本专利技术上述提供的移位寄存单J L.ο本专利技术还提供一种阵列基板，其上设置有栅极驱动电路，所述栅极驱动电路采用本专利技术上述提供的栅极驱动电路。本专利技术还提供一种显示装置，包括阵列基板，所述阵列基板采用本专利技术上述提供的阵列基板。本专利技术还提供一种移位寄存单元的驱动方法，包括以下步骤:自输出时间段之前的第N个时间段至所述输出时间段，使输出电平发生N+1次跳变升高，最终在所述输出时间段输出移位信号。本专利技术具有以下有益效果:本专利技术提供的移位寄存单元及其驱动方法、栅极驱动电路、阵列基板、显示装置，通过在移位寄存模块的输出端依次串接N个辅助输出模块，N为2 1的整数，自输出时间段之前的第N个时间段至输出时间段，使输出电平发生N+1次跳变升高，最终在输出时间段输出移位寄存信号，这与现有技术相比，可达到降低G0A的驱动电压，从而达到降低CLOCK对G0A逻辑电路的寄生电容充放电功耗，从而达到降低G0A逻辑功耗的目的，进而可降低面板的功耗以及驱动要求且可以增强产品的稳定性。【附图说明】图1为本专利技术中有关时间定义的不意图；图2a为本专利技术实施例提供的移位寄存单元的第一种具体电路图；图2b为图2a所不的移位寄存单兀的时序图；图3a为本专利技术实施例提供的移位寄存单元的第二种具体电路图；图3b为图3a所不的移位寄存单兀的时序图。【具体实施方式】为使本领域的技术人员更好地理解本专利技术的技术方案，下面结合附图来对本专利技术提供的移位寄存单元及其驱动方法、栅极驱动电路、阵列基板、显示装置进行详细描述。为便于理解本专利技术，下面结合图1来解释下文中涉及到的部分概念:如图1所示，假设T时间段为预设的输出时间段，则tl?tN时间段分别为输出时间段本文档来自技高网...
【技术保护点】
一种移位寄存单元，其包括移位寄存模块，其特征在于，还包括：N个辅助输出模块，N为≥1的整数，依次串接在所述移位寄存模块的输出端，用于自输出时间段之前的第N个时间段至所述输出时间段，使输出电平发生N+1次跳变升高，最终在输出时间段输出移位寄存信号。
【技术特征摘要】
【专利技术属性】
技术研发人员：钱先锐，
申请(专利权)人：京东方科技集团股份有限公司，合肥鑫晟光电科技有限公司，
类型：发明
国别省市：北京;11
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