使用感测电路执行逻辑运算的设备及方法技术

本发明专利技术包含关于使用感测电路执行逻辑运算的设备及方法。实例设备包括存储器单元阵列及包括耦合到所述阵列的感测线的主要锁存器的感测电路。所述感测电路可经配置以：通过感测耦合到所述感测线的存储器单元而执行逻辑运算的第一运算阶段；通过感测耦合到所述感测线的相应数目个不同存储器单元而执行所述逻辑运算的数个中间运算阶段；及在不执行感测线地址存取的情况下在耦合到所述主要锁存器的次要锁存器中累加所述第一运算阶段及所述数个中间运算阶段的结果。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及半导体存储器及方法，且更特定来说涉及与使用感测电路执行 逻辑运算有关的设备及方法。
技术介绍
存储器装置通常提供为计算机或其它电子系统中的内部半导体集成电路。存在许 多不同类型的存储器，其包含易失性存储器及非易失性存储器。易失性存储器可需要电力 以维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取 存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)和晶闸管随 机存取存储器(TRAM)等。非易失性存储器可通过在未供电时留存所存储数据而提供持久数 据，且可包含NAND快闪存储器、N0R快闪存储器及电阻可变存储器(例如相变随机存取存储 器(PCRAM)、电阻性随机存取存储器(RRAM))及磁阻性随机存取存储器(MRAM)(例如自旋力 矩转移随机存取存储器(STT RAM))等。 电子系统通常包含数个处理资源（例如，一或多个处理器），其可检索及执行指令 且将所执行指令的结果存储到合适位置。处理器可包括数个功能单元，例如算术逻辑单元 (ALU)电路、浮点单元(FPU)电路及/或组合逻辑区块，（例如)所述功能单元可用于通过对数 据(例如，一或多个操作数)执行例如AND、OR、N0T、NAND、N0R及X0R逻辑运算的逻辑运算而执 行指令。举例而言，功能单元电路(FUC)可用于对操作数执行例如加法、减法、乘法及/或除 法的算术运算。 在将指令提供到FUC以供执行时可涉及电子系统中的数个组件。指令可由（例如） 例如控制器及/或主机处理器的处理资源产生。数据(例如，将对其执行指令的操作数)可存 储于可由FUC存取的存储器阵列中。可从所述存储器阵列检索指令及/或数据，且可在FUC开 始对数据执行指令之前排序及/或缓冲指令及/或数据。此外，因为可通过FUC在一或多个时 钟循环中执行不同类型的运算，所以还可排序及/或缓冲指令及/或数据的中间结果。 在许多例子中，处理资源(例如，处理器及/或相关联的FUC)可在存储器阵列外部， 且经由处理资源与存储器阵列之间的总线存取数据以执行一组指令。可在存储器中处理器 (PM)装置中改善处理性能，在所述装置中可在存储器内部及/或附近(例如，直接在与存储 器阵列相同的芯片上)实施处理器，从而可节省处理的时间及电力。然而，此类P頂装置可具 有例如增大芯片大小的各种缺点。此外，此类PIM装置仍可消耗与执行逻辑运算(例如，计算 功能)相关联的非所要电量。【附图说明】 图1为根据本专利技术的数个实施例的呈包含存储器装置的计算系统的形式的设备的 框图。 图2A说明根据本专利技术的数个实施例的耦合到感测电路的存储器阵列的一部分的 示意图。 图2B说明根据本专利技术的数个实施例的与使用感测电路执行数个逻辑运算相关联 的时序图。 图2C-1及2C-2说明根据本专利技术的数个实施例的与使用感测电路执行数个逻辑运 算相关联的时序图。图2D-1及2D-2说明根据本专利技术的数个实施例的与使用感测电路执行数个逻辑运 算相关联的时序图。 图3说明根据本专利技术的数个实施例的感测电路的一部分的示意图。【具体实施方式】 本专利技术包含关于。实例设备包括存储器 单元阵列及包括耦合到所述阵列的感测线的主要锁存器的感测电路。所述感测电路可经配 置以：通过感测耦合到所述感测线的存储器单元执行逻辑运算的第一运算阶段;通过感测 耦合到所述感测线的相应数目个不同存储器单元执行所述逻辑运算的数个中间运算阶段； 及在不执行感测线地址存取的情况下在耦合到所述主要锁存器的次要锁存器中累加所述 第一运算阶段及所述数个中间运算阶段的结果。 与先前系统，例如先前P頂系统及具有外部处理器(例如，定位于存储器阵列外部 (例如在单独集成电路芯片上）的处理资源）的系统相比，本专利技术的数个实施例可提供与执 行计算功能相关联的改善的平行性及/或减小的电力消耗。举例而言，数个实施例可在(例 如)未经由总线(例如，数据总线、地址总线、控制总线)将数据从存储器阵列及感测电路传 送出的情况下提供执行例如整数加、减、乘、除及CAM(内容可寻址存储器)功能的完整计算 功能。此类计算功能可涉及执行数个逻辑运算(例如，AND、OR、NOT、NOR、NAND、X0R等）。然而， 实施例不限于这些实例。举例而言，执行逻辑运算可包含执行数个非布尔逻辑运算，例如复 制、比较、破坏等。在先前方法中，数据可从阵列及感测电路(例如，经由包括输入/输出（I/O)线的总 线)传送到例如处理器、微处理器及/或计算引擎的处理资源，所述处理资源可包括ALU电路 及/或经配置以执行适当逻辑运算的其它功能单元电路。然而，将数据从存储器阵列及感测 电路传送到此(类)处理资源可涉及显著电力消耗。即使处理资源定位于与存储器阵列相同 的芯片上，将数据从阵列移出到计算电路仍可消耗显著电力，此可涉及:执行感测线地址存 取(例如，触发(firing)列解码信号）以便将数据从感测线传送到I/O线（例如，本地I/O线） 上;将数据移动到阵列外围;及提供数据到计算功能。此外，处理资源（例如，计算引擎）的电路可不符合与存储器阵列相关联的间距规 贝1J。举例而言，存储器阵列的单元可具有4F2或6F2单元大小，其中为对应于单元的特征大 小。因而，与先前PIM系统的ALU电路相关联的装置(例如，逻辑门）可能无法与存储器单元有 间距地形成，这可影响(例如)芯片大小及/或存储器密度。本专利技术的数个实施例包含与阵列 的存储器单元有间距地形成且能够执行例如下文描述的计算功能的计算功能的感测电路。在本专利技术的以下详细描述中，参考形成本专利技术的一部分且其中通过说明展示本发 明的一或多个实施例可如何实践的附图。足够详细描述这些实施例以使所属领域的一般技 术人员能够实践本专利技术的实施例，且应理解，可在不脱离本专利技术的范围的情况下利用其它 实施例且做出工艺、电及/或结构改变。如在本文中使用，标示符"N"（尤其关于图式中的参 考数字)指示可包含如此指定的数个特定特征。如在本文中使用，"数个"特定事物可指代一 或多个此类事物(例如，数个存储器阵列可指代一或多个存储器阵列）。 本文中的图遵循编号惯例，其中首位或前几位数字对应于图式图号且剩余数字识 别图式中的元件或组件。可通过使用类似数字识别不同图之间的类似元件或组件。举例而 言，206可指代图2A中的元件"06"，且类似元件可在图3中标注为306。如将了解，可添加、交 换及/或消除在本文的各种实施例中展示的元件，以便提供本专利技术的数个额外实施例。另 外，如将了解，在图中提供的元件的比例及相对尺度旨在说明本专利技术的某些实施例，且不应 视为限制意义。 图1为根据本专利技术的数个实施例的呈包含存储器装置120的计算系统100的形式的 设备的框图。如在本文中使用，存储器装置120、存储器阵列130及/或感测电路150也可被分 别视为"设备"。系统100包含耦合到存储器装置120的主机110,存储器装置120包含存储器阵列 130。主机110可为主机系统，例如个人膝上型计算机、台式计算机、数码相机、智能电话或存 储器卡读取器以及各种其它类型的主机。主机110可包含系统母板及/或背板且可包含数个 处理资源(例如，一或多个处理器、微处理器或某一其本文档来自技高网...

【技术保护点】
一种设备，其包括：存储器单元阵列；及感测电路，其包括耦合到所述阵列的感测线的主要锁存器，所述感测电路经配置以：通过感测耦合到所述感测线的存储器单元而执行逻辑运算的第一运算阶段；通过感测耦合到所述感测线的相应数目个不同存储器单元而执行所述逻辑运算的数个中间运算阶段；及在不执行感测线地址存取的情况下在耦合到所述主要锁存器的次要锁存器中累加所述第一运算阶段及所述数个中间运算阶段的结果。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：特洛伊·A·曼宁，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US