一种半导体器件及其制造方法、电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上形成有栅极结构，在栅极结构两侧的半导体衬底中分别形成有重掺杂漏区和重掺杂源区；在重掺杂漏区中形成具有非竖直侧壁轮廓的沟槽；在所述沟槽的底部和侧壁下部形成掺杂材料层；形成外延材料层，以填充所述沟槽的剩余部分；在外延材料层的顶部形成硅化物层。根据本发明专利技术，可以进一步增强作用于器件沟道区的应力，优化改进ESD保护电路的触发电压。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。
技术介绍
随着MOS器件的特征尺寸的不断减小，在其制造过程中，对于MOS器件的足够有效的沟道长度的控制变得愈发具有挑战性。为此，采用在MOS器件中形成超浅结和突变结的方法，可以改善核心器件的短沟道效应。然而，在形成超浅结和突变结的过程中，如何在抑制短沟道效应和提升MOS器件的性能之间找到更为合理的均衡点也是极负挑战性的任务。为了克服上述难题，现有技术通过多种方法，例如预非晶化离子注入、应力技术等，来进一步提升MOS器件的性能。但是，这些方法存在一些不足之处，例如预非晶化离子注入并不能很好地控制MOS器件的源/漏区的掺杂形态，应力技术只是通过提供额外的应力于MOS器件的沟道区来提升其载流子迁移率。上述不足之处进一步限制了在抑制短沟道效应和提升MOS器件的性能之间确定更优的均衡点的技术进步空间。当集成电路(IC)开始工作时，来自外部的高能量施加给IC，在IC中会出现瞬间发生的静电放电(ESD)现象。ESD会在IC内部产生瞬时高压，其将导致栅氧化物的击穿，使IC出现故障。现有技术中常用的ESD保护电路为栅极接地的NMOS(GateGroundedNMOS)，随着MOS器件的特征尺寸的不断减小，不断减小的栅氧化物厚度对ESD的冲击越来越敏感，对于ESD保护电路的触发电压的优化改进显得尤为迫切。因此，需要提出一种方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构两侧的半导体衬底中分别形成有重掺杂漏区和重掺杂源区；在所述重掺杂漏区中形成具有非竖直侧壁轮廓的沟槽；在所述沟槽的底部和侧壁下部形成掺杂材料层；形成外延材料层，以填充所述沟槽的剩余部分；在所述外延材料层的顶部形成硅化物层。在一个示例中，所述沟槽为∑状或者倒三角形。在一个示例中，所述沟槽的深度为3nm-100nm。在一个示例中，形成所述沟槽的工艺步骤包括：在所述半导体衬底上形成露出所述重掺杂漏区的图案化的掩膜；通过先干法蚀刻再湿法蚀刻的工艺在所述重掺杂漏区中形成所述沟槽。在一个示例中，对于所述半导体衬底中的NMOS区而言，所述掺杂材料层中的掺杂物质为硼或者氟硼，掺杂剂量为5.0×e18cm-3-1.0×e20cm-3；对于所述半导体衬底中的PMOS区而言，所述掺杂材料层中的掺杂物质为磷，掺杂剂量为5.0×e18cm-3-1.0×e20cm-3。在一个示例中，对于所述半导体衬底中的NMOS区而言，所述外延材料层的构成材料为硅或者碳硅；对于所述半导体衬底中的PMOS区而言，所述外延材料层的构成材料为硅或者锗硅。在一个示例中，在形成所述重掺杂漏区和所述重掺杂源区之前，还包括在所述栅极结构两侧的半导体衬底中依次形成低掺杂源/漏区和袋状区的步骤。在一个示例中，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。在一个实施例中，本专利技术还提供一种采用上述方法制造的半导体器件。在一个实施例中，本专利技术还提供一种电子装置，所述电子装置包括所述半导体器件。根据本专利技术，可以进一步增强作用于器件沟道区的应力，优化改进ESD保护电路的触发电压。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1A-图1D为根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；图2为根据本专利技术示例性实施例一的方法依次实施的步骤的流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。[示例性实施例一]参照图1A-图1D，其中示出了根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底100的构成材料为未掺杂的单晶硅，其表面晶向为<110>、<111>或其它晶向。在半导体衬底100中形成有各种阱(well)结构、隔离结构，为了简化，图示中予以省略。在半导体衬底100上形成有栅极结构101，作为示例，栅极结构101包括依次层叠的栅极介电层101a、栅极材料层101b和栅极硬掩蔽层101c。栅极介电层101a包括氧化物层，例如二氧化硅(SiO2)层。栅极材料层101b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层101c包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(SiON)层。栅极介电层101a、栅极材料层101b以及栅极硬掩蔽层101c的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构两侧的半导体衬底中分别形成有重掺杂漏区和重掺杂源区；在所述重掺杂漏区中形成具有非竖直侧壁轮廓的沟槽；在所述沟槽的底部和侧壁下部形成掺杂材料层；形成外延材料层，以填充所述沟槽的剩余部分；在所述外延材料层的顶部形成硅化物层。

【技术特征摘要】
1.一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述
栅极结构两侧的半导体衬底中分别形成有重掺杂漏区和重掺杂源区；
在所述重掺杂漏区中形成具有非竖直侧壁轮廓的沟槽；
在所述沟槽的底部和侧壁下部形成掺杂材料层；
形成外延材料层，以填充所述沟槽的剩余部分；
在所述外延材料层的顶部形成硅化物层。
2.根据权利要求1所述的方法，其特征在于，所述沟槽为∑状
或者倒三角形。
3.根据权利要求1所述的方法，其特征在于，所述沟槽的深度
为3nm-100nm。
4.根据权利要求1所述的方法，其特征在于，形成所述沟槽的
工艺步骤包括：在所述半导体衬底上形成露出所述重掺杂漏区的图案
化的掩膜；通过先干法蚀刻再湿法蚀刻的工艺在所述重掺杂漏区中形
成所述沟槽。
5.根据权利要求1所述的方法，其特征在于，对于所述半导体
衬底中的NMOS区而言，所述掺杂材料层中的掺杂物质为硼或者氟...

【专利技术属性】
技术研发人员：赵猛，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31