半导体器件制造方法技术

一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙；以栅极侧墙为掩模，执行轻掺杂离子注入，在栅极侧墙沿第一方向的两侧鳍片中形成源漏延伸区，其中，离子注入方向不仅相对于垂直方向具有垂直倾角，还相对于第一方向具有水平倾角；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。依照本发明专利技术的半导体器件制造方法，通过调整倾斜离子注入方向与鳍片结构之间的水平夹角，有效控制LDD/SDE结构的均匀性以及横向结深，提高了器件的稳定性。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件制造方法，特别是涉及一种具有均匀横向结深的源漏扩展区的三维多栅FinFET制造方法。
技术介绍
在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOIMOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。现有的FinFET结构以及制造方法通常包括：在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；对鳍片执行离子注入或者沉积掺杂层并退火，在鳍片中部形成穿通阻挡层(PTSL)以抑制寄生沟道效应；在沟槽中填充绝缘材料，回刻以露出部分鳍片，形成浅沟槽隔离(STI)；在鳍片顶部以及侧壁沉积通常为氧化硅的较薄(例如仅1～5nm)假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；以假栅极堆叠为掩模，对鳍片进行浅掺杂形成轻掺杂漏结构(LDD)特别是源漏延伸(SDE)结构以抑制漏致感应势垒降低效应，掺杂方式可以包括大倾角浅结倾斜注入、扩散或者分子沉积；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；在栅极侧墙的沿第一方向的两侧的鳍片上外延生长相同或者相近材料形成源漏区，优选采用SiGe、SiC等高于Si应力的材料以提高载流子迁移率；优选地，在源漏区上形成接触刻蚀停止层(CESL)；在晶片上沉积层间介质层(ILD)；刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽；在栅极沟槽中沉积高k材料(HK)的栅极绝缘层以及金属/金属合金/金属氮化物(MG)的栅极导电层，并优选包括氮化物材质的栅极盖层以保护金属栅极。进一步地，利用掩模刻蚀ILD形成源漏接触孔，暴露源漏区；可选地，为了降低源漏接触电阻，在源漏接触孔中形成金属硅化物。填充金属/金属氮化物形成接触塞，通常优选填充率较高的金属W、Ti。由于CESL、栅极侧墙的存在，填充的金属W、Ti会自动对准源漏区，最终形成接触塞。通常，在形成LDD/SDE结构之前，例如通过PECVD、HDPCVD等保形性较好的沉积工艺首先沉积氧化硅或者氧化氮材质的绝缘介质材料层，然后采用等离子体干法刻蚀或者反应离子刻蚀(RIE)工艺刻蚀形成较薄的第一侧墙或临时侧墙，以便在稍后的LDD、SDE或Halo掺杂时保护沟道区，尽量减小不可避免的侧向掺杂扩散。随后，可以在LDD掺杂之后形成较厚的第二侧墙以作为最终的栅极侧墙。在上述刻蚀第一侧墙的过程中，需要严格控制刻蚀工艺参数以便精确控制鳍片顶部栅极侧墙的底部宽度，因为这很大程度上影响了稍后LDD、SDE或者Halo掺杂结构的位置，特别是与沟道区之间的界面位置以及延伸区横向宽度。然而在特征尺寸已低至22nm以下时，对于刻蚀特别是侧墙底部宽度的精确控制难度陡增。另一方面，在移除大部分介质材料以形成第一侧墙时，又需要确保完全移除假栅极绝缘层上的介质并且同时确保其下方的鳍片顶部不受损伤，这进一步增大了工艺控制的难度。此外，在上述注入形成LDD或SDE结构的过程中，通常采用的是倾斜离子注入，也即相对于衬底法线方向(垂直于衬底顶表面向上方向)而以倾斜角β(可以参照图7)将掺杂离子注入鳍片结构中形成所需的轻掺杂源漏区，并且为了使得左右对称分布均匀，往往采用左右两次对称的倾斜注入。然而，随着器件尺寸持续缩减，栅极侧墙持续减薄并且鳍片沿沟道方向长度也减小，难以仅通过控制垂直倾斜角而获得均匀分布的LDD/SDE结构，也难以合理调整横向结深以获得所需的沟道区与源漏区界面特性，不同批次的器件由于工艺参数的漂移而存在性能差异，使得整批产品的稳定性下降。
技术实现思路
由上所述，本专利技术的目的在于克服上述技术困难，提出一种新的FinFET结构制造方法，能有效控制LDD/SDE结构的均匀性以及横向结深，提高了器件的稳定性。为此，本专利技术提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙；以栅极侧墙为掩模，执行轻掺杂离子注入，在栅极侧墙沿第一方向的两侧鳍片中形成源漏延伸区，其中，离子注入方向不仅相对于垂直方向具有垂直倾角，还相对于第一方向具有水平倾角；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。其中，形成假栅极堆叠结构之前进一步包括，执行离子注入，在鳍片中部和/或底部形成穿通阻挡层。其中，栅极侧墙包括水平的第一部分以及垂直的第二部分。其中，执行轻掺杂离子注入步骤期间，以垂直方向为轴线，对称地旋转离子注入方向，使得源漏延伸区中掺杂离子的分布相对于第一方向和/或第二方向是均匀的。其中，执行轻掺杂离子注入步骤期间，调整水平倾角的大小，以控制源漏延伸区沿第一方向的结深。其中，水平倾角的大小为30～60度。其中，形成栅极沟槽的步骤之前进一步包括：在栅极侧墙沿第一方向的两侧外延生长提升源漏区；在栅极侧墙上形成第二栅极侧墙；以第二栅极侧墙为掩模，执行离子注入，调整提升源漏区的掺杂类型和/或浓度。其中，形成提升源漏区之后进一步包括在器件上形成接触刻蚀停止层以及层间介质层。其中，栅极堆叠结构包括高K材料的栅极绝缘层以及金属材料的栅极导电层。其中，执行轻掺杂离子注入步骤期间，以垂直方向为轴线，旋转离子注入方向并且同时调整水平倾角的大小，以使得源漏延伸区沿第一方向的结深不同。依照本专利技术的半导体器件制造方法，通过调整倾斜离子注入方向与鳍片结构之间的水平夹角，有效控制LDD/SDE结构的均匀性以及横向结深，提高了器件的稳定性。附图说明以下参照附图来详细说明本专利技术的技术方案，其中：图1至图12为依照本专利技术的FinFET制造方法各步骤的示意图；以及图13为依照本专利技术的FinFET器件结构透视图。具体本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙；以栅极侧墙为掩模，执行轻掺杂离子注入，在栅极侧墙沿第一方向的两侧鳍片中形成源漏延伸区，其中，离子注入方向不仅相对于垂直方向具有垂直倾角，还相对于第一方向具有水平倾角；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。

【技术特征摘要】
1.一种半导体器件制造方法，包括：
在衬底上形成沿第一方向延伸的多个鳍片；
在鳍片上形成沿第二方向延伸的假栅极堆叠结构；
在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙；
以栅极侧墙为掩模，执行轻掺杂离子注入，在栅极侧墙沿第一方
向的两侧鳍片中形成源漏延伸区，其中，离子注入方向不仅相对于垂
直方向具有垂直倾角，还相对于第一方向具有水平倾角；
去除假栅极堆叠结构，形成栅极沟槽；
在栅极沟槽中形成栅极堆叠结构。
2.如权利要求1的半导体器件制造方法，其中，形成假栅极堆叠结
构之前进一步包括，执行离子注入，在鳍片中部和/或底部形成
穿通阻挡层。
3.如权利要求1的半导体器件制造方法，其中，栅极侧墙包括水平
的第一部分以及垂直的第二部分。
4.如权利要求1的半导体器件制造方法，其中，执行轻掺杂离子注
入步骤期间，以垂直方向为轴线，对称地旋转离子注入方向，使
得源漏延伸区中掺杂离子的分布相对于第一方向和/或第二方向
是均匀的。
5.如权利要...

【专利技术属性】
技术研发人员：殷华湘，马小龙，张严波，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11