【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体器件，例如涉及包含非易失性存储器的半导体器件。
技术介绍
以往，在将互补的数据写入至两个存储单元的半导体非易失性存储器中，公知一种具有空白检查(blankcheck)功能的半导体非易失性存储器。例如，日本特开2009-272028号公报(专利文献1)所记载的半导体集成电路具备：包含多个双单元的非易失性存储器(DFL；21)、选择器(SEL_BC)和读出电路(BC_SA)。在双单元的两个非易失性存储单元(MC1、MC2)中写入互补数据，而将其设定成小阈值电压和大阈值电压的组合的写入状态。在两个非易失性存储器(MC1、MC2)中写入非互补数据(称为擦除)，而例如使其均为小阈值电压的空白(blank)状态。选择器(SEL_BC)包含多个开关元件。在空白检查动作期间将选择器(SEL_BC)的开关元件控制为开状态，并将在读出电路的第1输入端子中公共地流动的各双单元的第1总电流与第2输入端子的参考信号比较，从而以高速检测多个双单元为写入状态还是空白状态。现有技术文献专利文献专利文献1：日本特开2009-272028号公报
技术实现思路
但是，虽然能够通过擦除来使两个非易失性存储器(MC1、MC2)的阈值电压均为低状态，但无法否定擦除前的写入状态下的两个非易失性存储器的阈值电压的大小关系有可能在擦除后也被维持。因此，存在尽管已擦除但当试着读出时仍会...
【技术保护点】
一种半导体器件，其特征在于，具有：存储阵列，其包含多个双单元，该双单元由通过阈值电压的不同来保持二进制数据、且各自能够电重写的第1存储元件和第2存储元件构成；和输出电路，其在接收到所述双单元的读出请求时，在构成所述双单元的第1存储元件的阈值电压比擦除判断电平小、且构成所述双单元的第2存储元件的阈值电压比所述擦除判断电平小的情况下，将所述双单元的存储数据屏蔽而进行输出。
【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，其特征在于，具有：
存储阵列，其包含多个双单元，该双单元由通过阈值电压的不
同来保持二进制数据、且各自能够电重写的第1存储元件和第2存储
元件构成；和
输出电路，其在接收到所述双单元的读出请求时，在构成所述
双单元的第1存储元件的阈值电压比擦除判断电平小、且构成所述双
单元的第2存储元件的阈值电压比所述擦除判断电平小的情况下，将
所述双单元的存储数据屏蔽而进行输出。
2.如权利要求1所述的半导体器件，其特征在于，
所述输出电路在接收到所述双单元的读出请求时，在构成所述
双单元的第1存储元件的阈值电压比擦除判断电平小、且构成所述双
单元的第2存储元件的阈值电压比所述擦除判断电平小的情况下，输
出固定值。
3.如权利要求1所述的半导体器件，其特征在于，
所述输出电路包含差动放大部，该差动放大部根据所述双单元
的读出请求，在第1模式中将根据所述第1存储元件的阈值电压而在
第1位线中产生的电压、与通过与恒流源连接而在第2位线中产生的
电压之差放大，在第2模式中将根据所述第2存储元件的阈值电压而
在所述第2位线中产生的电压、与通过与所述恒流源连接而在所述第
1位线中产生的电压之差放大，在第3模式中将根据所述第1存储元件
的阈值电压而在所述第1位线中产生的电压、与根据所述第2存储元
件的阈值电压而在所述第2位线中产生的电压之差放大。
4.如权利要求3所述的半导体器件，其特征在于，
所述半导体器件包含：
与所述第1存储元件连接的第3位线；和
与所述第2存储元件连接的第4位线，
所述差动放大部包含：
放大器，其将所述第1位线与所述第2位线的电位差放大；
第1开关，其在所述第1模式中将所述第1位线和所述第3位线连
接，在所述第2模式中将所述第2位线和所述第4位线连接，在所述第
3模式中将所述第1位线和所述第3位线连接，且将所述第2位线和所
述第4位线连接；和
第2开关，其在所述第1模式中将所述恒流源和所述第2位线连
接，在所述第2模式中将所述恒流源和所述第1位线连接。
5.如权利要求4所述的半导体器件，其特征在于，
所述差动放大部包含：
在通过所述放大器放大后将所述第1位线的电压输出的第1输出
驱动器；和
在通过所述放大器放大后将所述第2位线的电压输出的第2输出
驱动器。
6.如权利要求5所述的半导体器件，其特征在于，
所述输出电路包含接收所述差动放大部的输出的数据输出部，
所述数据输出部包含：
第1存储部，其存储所述第1模式中的所述差动放大部的输出；
第2存储部，其存储所述第2模式中的所述差动放大部的输出；
第3存储部，其存储所述第3模式中的所述差动放大部的输出；
和
输出控制电路，其在所述第1存储部中存储有表示所述第1存储
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