本发明专利技术公开了一种集电极编码器解码电路，包括滤波电路、同步电路、隔离电路、数据处理电路和双上升沿D触发器芯片电路，差分信号A+、A-、B+、B-、Z+、Z-从滤波电路输入，之后将滤波后的差分信号输入同步电路后得到同步信号A-OUT、B-OUT和Z-OUT，实现同步后的信号由隔离电路进行隔离，并且得到的耦合信号A_DIR、B_DIR和QEPZ，再将耦合信号A_DIR、B_DIR输入数据处理电路得到参考基准信号A_XOR和B_XOR，最后将所得的A_XOR和B_XOR信号作为参考基准信号与耦合信号A_DIR和B_DIR输入双上升沿D触发器芯片电路，实现信号A_DIR、B_DIR分别与其进行基准性校验。本发明专利技术能够使信号总体上实现了衰减最小，抗干扰最佳，确保了信号的准确性。
【技术实现步骤摘要】
【专利说明】
本专利技术涉及编码器的
，特别是集电极编码器解码电路的
【
技术介绍
】编码器能够将信号或数据进行编制、转换为可用以通讯、传输和存储，而实现其功能的电路结构要有相应的的要求，一般的编码器解码电路在传输解码信号时，总会受到各种繁杂的信号干扰，而且在传输过程中容易衰减失真。【
技术实现思路
】本专利技术的目的就是解决现有技术中的问题，提出一种集电极编码器解码电路，能够使信号总体上实现了衰减最小，抗干扰最佳，确保了信号的准确性。为实现上述目的，本专利技术提出了一种集电极编码器解码电路，包括滤波电路、同步电路、隔离电路、数据处理电路和双上升沿D触发器芯片电路，差分信号A+、A-、B+、B_、Z+、Z-从滤波电路输入，之后将滤波后的差分信号输入同步电路后得到同步信号A-0UT、B-0UT和Z-0UT，实现同步后的信号由隔离电路进行隔离，并且得到的耦合信号六_011?、8_011?和QEPZ，再将耦合信号A_DIR、B_DIR输入数据处理电路得到参考基准信号々_乂01?和8_乂(?，最后将所得的A_X0I^PB_X0R信号作为参考基准信号与耦合信号A_DII^PB_DIR输入双上升沿D触发器芯片电路，实现信号々_0 IR、B_D IR分别与其进行基准性校验。作为优选，所述滤波电路主要由电阻，发光二极管，双ESD保护二极管以及电容组成，其中A+、A-、B+、B-、Z+、Z-信号分别作为差分信号A、B和Z的正输入和负输入，并且经由电容来实现对差分信号进行滤波处理得到信号A+IN、A-1N、B+IN、B-1N、Z+IN、Z-1N。作为优选，所述同步电路主要由电容、电感、电阻、发光二极管、四输入差分线路接收器芯片DS26C32A以及芯片LM393构成，将先前滤波电路后得到的差分信号，输入到差分线路接收器芯片DS26C32A，经过DS26C32A的运算处理后得到基于共同COM的数据信号A-0UT、B-0UT和Z-0UT，从而实现了数据信号的同步。作为优选，所述隔离电路主要由电容、电阻、电感以及数据隔离器芯片IS0724DC构成，将同步信号A-0UT、B-0UT和Z-0UT输入到数据隔离器IS0724DC，再通过数据隔离器实现数据信号的隔离，得到耦合信号々_0 IR、B_D IR和QEPZ。作为优选，所述数据处理电路主要由电阻、电容以及芯片74HC86D构成，选择由数据隔离电路输出的两路信号A_DII^PB_DIR，分别经由74HC86D运算处理，并且输出的信号A_X0I^PB_X0R作为下一级电路的参考基准信号。作为优选，所述双上升沿D触发器芯片电路主要由电容和双上升沿D触发器芯片组成，将芯片74HC86D输出的信号A_X0R和信号B_X0R作为参考基准时钟信号输入双上升沿D触发器，通过将数据隔离电路输出的六_011?信号、B_DIR信号与参考基准时钟信号进行比较运算，最终输出相应的信号NEG_A和信号NEG_B。本专利技术的有益效果:本专利技术通过将差分信号A+、A-、B+、B-、Z+、Z-从滤波电路输入，之后将滤波后的差分信号输入同步电路后得到同步信号A-OUT、B-OUT和Z-OUT，实现同步后的信号由隔离电路进行隔离，并且得到的耦合信号六_011?、8_011?和QEPZ，再将耦合信号A_DIR、B_DIR输入数据处理电路得到参考基准信号4_乂01?和8_乂01?，最后将所得的A_XOI^PB_XOR信号作为参考基准信号与耦合信号A_DII^PB_DIR输入双上升沿D触发器芯片电路，实现信号A_DIR、B_DIR分别与其进行基准性校验，能够使信号总体上实现了衰减最小，抗干扰最佳，确保了信号的准确性。本专利技术的特征及优点将通过实施例结合附图进行详细说明。【【附图说明】】图1是本专利技术一种集电极编码器解码电路的滤波电路结构图；图2是本专利技术一种集电极编码器解码电路的同步电路结构图；图3是本专利技术一种集电极编码器解码电路的隔离电路结构图；图4是本专利技术一种集电极编码器解码电路的数据处理电路结构图；图5是本专利技术一种集电极编码器解码电路的双上升沿D触发器芯片电路结构图。【【具体实施方式】】参阅图1、图2、图3和图4，本专利技术一种集电极编码器解码电路，包括滤波电路、同步电路、隔离电路、数据处理电路和双上升沿D触发器芯片电路，差分信号A+、A-、B+、B-、Z+、Z-从滤波电路输入，之后将滤波后的差分信号输入同步电路后得到同步信号A-0UT、B-0UT和Z-0UT，实现同步后的信号由隔离电路进行隔离，并且得到的耦合信号六_011?、8_011?和QEPZ，再将耦合信号A_DIR、B_DIR输入数据处理电路得到参考基准信号々_乂01?和8_乂(?，最后将所得的A_X0I^PB_X0R信号作为参考基准信号与耦合信号A_DII^PB_DIR输入双上升沿D触发器芯片电路，实现信号A_DIR、B_DIR分别与其进行基准性校验;所述滤波电路主要由电阻，发光二极管，双ESD保护二极管以及电容组成，其中A+、A-、B+、B-、Z+、Z-信号分别作为差分信号A、B和Z的正输入和负输入，并且经由电容来实现对差分信号进行滤波处理得到信号A+IN、A-1N、B+IN、B-1N、Z+IN、Z-1N;所述同步电路主要由电容、电感、电阻、发光二极管、四输入差分线路接收器芯片DS26C32A以及芯片LM393构成，将先前滤波电路后得到的差分信号，输入到差分线路接收器芯片DS26C32A，经过DS26C32A的运算处理后得到基于共同COM的数据信号A-OUT、B-0UT和Z-0UT，从而实现了数据信号的同步;所述隔离电路主要由电容、电阻、电感以及数据隔离器芯片IS07 24DC构成，将同步信号A-OUT、B-0UT和Z-0UT输入到数据隔离器IS0724DC，再通过数据隔离器实现数据信号的隔离，得到耦合信号々_011?、8_011?和QEPZ;所述数据处理电路主要由电阻、电容以及芯片74HC86D构成，选择由数据隔离电路输出的两路信号A_DII^PB_DIR，分别经由74HC86D运算处理，并且输出的信号六_乂01?和8_乂(?作为下一级电路的参考基准信号;所述双上升沿D触发器芯片电路主要由电容和双上升沿D触发器芯片组成，将芯片74HC86D输出的信号A_X0R和信号B_X0R作为参考基准时钟信号输入双上升沿D触发器，通过将数据隔离电路输出的六_011?信号、B_DIR信号与参考基准时钟信号进行比较运算，最终输出相应的信号NEG_A和信号NEG_B。本专利技术一种集电极编码器解码电路，通过将差分信号A+、A-、B+、B_、Z+、Z-从滤波电路输入，之后将滤波后的差分信号输入同步电路后得到同步信号A-0UT、B-0UT和Z-0UT，实现同步后的信号由隔离电路进行隔离，并且得到的耦合信号六_011?、8_011?和QEPZ，再将耦合信号A_DIR、B_DIR输入数据处理电路得到参考基准信号4_乂01?和8_乂(?，最后将所得的A_XOI^PB_XOR信号作为参考基准信号与耦合信号A_DII^PB_DIR输入双上升沿D触发器芯片电路，实现信号A_DIR、B_DIR分别与其进行基准性校验，能够使信号总体上实现了衰减最小，抗干扰最佳，确保了信号的准确性。上述本文档来自技高网...
【技术保护点】
一种集电极编码器解码电路，其特征在于：包括滤波电路、同步电路、隔离电路、数据处理电路和双上升沿D触发器芯片电路，差分信号A+、A‑、B+、B‑、Z+、Z‑从滤波电路输入，之后将滤波后的差分信号输入同步电路后得到同步信号A‑OUT、B‑OUT和Z‑OUT，实现同步后的信号由隔离电路进行隔离，并且得到的耦合信号A_DIR、B_DIR和QEPZ，再将耦合信号A_DIR、B_DIR输入数据处理电路得到参考基准信号A_XOR和B_XOR，最后将所得的A_XOR和B_XOR信号作为参考基准信号与耦合信号A_DIR和B_DIR输入双上升沿D触发器芯片电路，实现信号A_DIR、B_DIR分别与其进行基准性校验。
【技术特征摘要】
【专利技术属性】
技术研发人员：肖海乐，沈明珠，宋华波，
申请(专利权)人：浙江佳乐科仪股份有限公司，
类型：发明
国别省市：浙江;33
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