高电子迁移率晶体管及其制造方法技术

本发明专利技术提供了一种高电子迁移率晶体管，包括：衬底、形成于衬底上缓冲层、包覆所述缓冲层鳍片的氮化铝镓势垒层、分别形成于所述势垒层上的栅极、源极及漏极以及形成于源极与栅极和漏极与栅极之间的钝化层。所述缓冲层为一具有鳍片的三维结构。本发明专利技术高电子迁移率晶体管通过将缓冲层的设置为三维结构，并使得冲层与势垒层形成三维结构的异质结接触，提高了输出功率。同时本发明专利技术高电子迁移率晶体管可以适当降低漏极电压来消减电流崩塌效应带来的漏电流下降现象。本发明专利技术还提供了一种高电子迁移率晶体管的制造方法。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件领域，具体涉及一种具有三维结构的高电子迁移率晶体管(HighElectronMobilityTransistor,HEMT)及其制造方法。
技术介绍
半导体材料氮化镓(GaN)由于其拥有较大的禁带宽度、较高的临界击穿电场以及较高的电子饱和速度，被认为是一种制作大功率、高速半导体器件的优良半导体材料。氮化镓基的半导体材料在高频大功率领域主要的应用是高电子迁移率晶体管(HighElectronMobilityTransistor,HEMT)器件。但对于HEMT器件，在漏源电压达到一定程度之后，器件的漏极电流相对于饱和电流会有下降的现象，这就是HEMT普遍存在的电流崩塌(CurrentCollapse)效应，电流崩塌效应会导致器件的性能退化。
技术实现思路
鉴于以上内容，有必要提供一种可以降低漏极电压的高电子迁移率晶体管及其制造方法。一种高电子迁移率晶体管，包括：衬底；形成于衬底上的氮化镓缓冲层，所述缓冲层为一具有鳍片的三维结构；形成于所述鳍片区域之外的缓冲层上的第一钝化层；包覆所述缓冲层鳍片的氮化铝镓势垒层；分别形成于所述势垒层上的栅极、源极及漏极；以及形成于源极与栅极和漏极与栅极之间的第二钝化层。一种高电子迁移率晶体管的制造方法，包括：于一衬底上生长一成核层；形成一氮化镓缓冲层；定义一鳍片的区域，刻蚀氮化镓鳍片结构；去光阻，沉积形成第一钝化层，所述第一钝化层沉积于所述鳍片区域之外的缓冲层上；在所述鳍片区域沉积一氮化铝镓势垒层；形成欧姆接触结构的源极及漏极；形成肖特基接触结构的栅极；在源极与栅极和漏极与栅极之间形成第二钝化层。相对于现有技术，本专利技术高电子迁移率晶体管通过将缓冲层的设置为三维结构，并使得缓冲层与势垒层形成三维结构的异质结接触，从而在同样的器件面积下，获得较平面结构增大电流密度，提高输出功率。同时本专利技术高电子迁移率晶体管能够在获得满足要求的漏电流条件下，可以适当降低漏极电压来消减电流崩塌效应带来的漏电流下降现象。【附图说明】图1为本专利技术高电子迁移率晶体管的第一实施方式的侧面示意图。图2为图1中高电子迁移率晶体管沿II-II方向的俯视示意图。图3为图1中高电子迁移率晶体管的沿III-III方向的剖面示意图。图4为本专利技术高电子迁移率晶体管的第二实施方式的侧面示意图。【具体实施方式】下面结合附图和实施方式对本专利技术作进一步说明。请一并参阅图1、图2及图3，图1为本专利技术高电子迁移率晶体管100的第一实施方式的侧面示意图，图2为图1中高电子迁移率晶体管100的俯视示意图，图3为图1中高电子迁移率晶体管100的剖面示意图。本实施方式中，所述高电子迁移率晶体管100包括衬底10、依次形成于所述衬底10上的成核层(图未示)、缓冲层20、第一钝化层30、势垒层40、栅极60、源极70、漏极80及第二钝化层35。本实施方式中，所述衬底10的材料可以是蓝宝石(sapphire)、碳化硅(SiC)、硅(silicon)。所述成核层的材料可以是氮化铝(AlN)、氮化镓(GaN)或氮化铝镓(AlGaN)，成核层厚度为100nm～200nm之间。所述缓冲层20为一材料为氮化镓材料的具有鳍片25三维结构。所述缓冲层20的厚度范围为1.5um～3um，所述氮化镓缓冲层20鳍片25的高度范围为0.5um～2um，顶层宽度范围是0.5～2um，所述氮化镓缓冲层20鳍片25的角度范围为80°～90°。所述第一钝化层30的材料为氮化物，如氮化硅(Si3N4)，所述第一钝化层30为一保护层，所述第一钝化层30的厚度范围为100nm～500nm。本实施方式中，所述第一钝化层30设置在所述缓冲层20上除鳍片25处。所述势垒层40为一包覆所述缓冲层鳍片的氮化铝镓层。所述氮化铝镓势垒层40的厚度范围为10nm～40nm，所述氮化铝镓势垒层40的化学式为AlxGa(1-x)N，其中，Al的成分可调，x的值范围为0.15～0.35。所述源极70与所述漏极80为欧姆接触，所述源极70与所述漏极80可以是钛、铝、镍或金(Ti、Al、Ni、Au)的金属堆叠层。所述栅极60为肖特基接触结构，所述栅极60可以是镍或金(Ni、Au)的堆叠层。所述第二钝化层35形成于源极70与栅极60和漏极80与栅极60之间，所述第二钝化层35为一氮化硅(Si3N4)层，用于减小电流崩塌效应。可以理解的是，所述栅极60可以设置在所述源极70及所述漏极80的中间位置，也可以设置在所述源极70及所述漏极80之间靠近所述源极70或所述漏极80一侧的位置。本实施方式中，所述缓冲层20与所述势垒层30之间直接接触，其他实施方式中，所述缓冲层20与所述势垒层30之间还具有一界面缓冲层，所述界面缓冲层的材料为氮化铝(AlN)，所述氮化铝的厚度范围为1nm～2nm。本实施方式中，所述栅极60、源极70及漏极80分别直接形成于所述势垒层30上，其他实施方案中，所述氮化铝镓势垒层30与所述栅极60、源极70及漏极80之间还具有一高介电常数材料层或氮化镓层。上述高电子迁移率晶体管100的制造步骤包括：S401：提供一衬底10，在清洗干净的所述衬底10上生长一层成核层，所述衬底10的材料可以是蓝宝石(sapphire)、碳化硅(SiC)、硅(silicon)。所述成核层的材料可以是氮化铝(AlN)、氮化镓(GaN)或氮化铝镓(AlGaN)，所述成核层厚度为100nm～200nm之间。S402：利用分子速外延(MBE)方法或者金属有机气相沉积(MOCVD)方法生长一层氮化镓缓冲层20，所述缓冲层20的厚度范围为1.5um～3um。S403：利用光阻定义一鳍片25的区域，然后利用反应离子刻蚀(RIE)法刻蚀出氮化镓鳍片25结构。本实施方式中，所述鳍片25的高度范围为0.5um～2um，顶层宽度范围是0.5～2um，所述氮化镓缓冲层20鳍片25的角度范围为80°～90°。其他实施方式中，所述鳍片25的的角度范围可根据所述缓冲层20及所述鳍片25的总厚度以及需要确定。S404：去光阻，清洗。在现有的结构上，沉积以形成第一钝化层30，所述第一钝化层30的材料为氮化物，如氮化硅(Si3N4)，所述第一钝化层30为一保护层。所述第一钝化层30的厚度范围为100nm～500nm。本实施方式中，所述第一钝化层30只在所述鳍片25区域之外的缓冲层20上沉本文档来自技高网...

【技术保护点】
一种高电子迁移率晶体管，包括：衬底；形成于衬底上的氮化镓缓冲层，所述缓冲层为一具有鳍片的三维结构；形成于所述鳍片区域之外的缓冲层上的第一钝化层；包覆所述缓冲层鳍片的氮化铝镓势垒层；分别形成于所述势垒层上的栅极、源极及漏极；以及形成于源极与栅极和漏极与栅极之间的第二钝化层。

【技术特征摘要】
1.一种高电子迁移率晶体管，包括：
衬底；
形成于衬底上的氮化镓缓冲层，所述缓冲层为一具有鳍片的三维结构；
形成于所述鳍片区域之外的缓冲层上的第一钝化层；
包覆所述缓冲层鳍片的氮化铝镓势垒层；
分别形成于所述势垒层上的栅极、源极及漏极；以及
形成于源极与栅极和漏极与栅极之间的第二钝化层。
2.据权利要求1所述的高电子迁移率晶体管，其特征在于：所述衬底
的材料为蓝宝石、碳化硅或硅，所述衬底与缓冲成之间还具有一成核层，
所述成核层的材料氮化铝、氮化镓或氮化铝镓，所述成核层厚度范围为
100nm～200nm。
3.据权利要求1所述的高电子迁移率晶体管，其特征在于：所述氮化
镓缓冲层的厚度范围为1.5um～3um，所述氮化镓缓冲层鳍片的高度范围为
0.5um～2um，顶层宽度范围是0.5～2um，所述氮化镓缓冲层鳍片的角度范
围为80°～90°。
4.据权利要求1所述的高电子迁移率晶体管，其特征在于：所述氮化

\t铝镓势垒层的厚度范围为10nm～40nm，所述氮化铝镓势垒层的化学式为
AlxGa(1-x)N，其中，Al的成分可调，x的值范围为0.15～0.35。
5.据权利要求1所述的高电子迁移率晶体管，其特征在于：所述缓冲
层与所述势垒层之间还具有一界面缓冲层...

【专利技术属性】
技术研发人员：陈家诚，姚建可，丁庆，
申请(专利权)人：深圳市华讯方舟微电子科技有限公司，
类型：发明
国别省市：广东;44