本发明专利技术提供一种自适应校准采样直流偏置的FPGA，包括第一、第二、第三运算器和逻辑位移器；第一运算器为减法运算器，其第一输入端与第二运算器的输出端及第三运算器的第一输入端均相连，第二输入端与逻辑位移器的输出端相连，输出端与第二运算器的第一输入端相连；第二运算器为加法运算器，其第二输入端与ADC相连，输出端与逻辑位移器的输入端相连；第三运算器为减法运算器，其第二输入端与ADC相连，输出端与外部的DSP芯片相连；逻辑位移器通过数据连线的偏移排列实现二进制数位移，且二进制数位移位数由ADC的采样频率决定。实施本发明专利技术，可自适应校准采样结果的直流偏置，省时省力，具有扩展性且利用工业批量生产。
【技术实现步骤摘要】
本专利技术涉及电力系统装置智能化控制
，尤其涉及一种自适应校准采样直流偏置的FPGA及智能控制装置。
技术介绍
电力系统智能控制装置（如电能质量治理装置、谐波治理装置）需配置采样设备对目标电能参数及输出的电能参数进行采样，作为控制算法的基础和来源。然而，电能参数通常为几百伏特甚至到一万伏特的高等级电压，智能控制装置却能够直接处理的电压等级一般为5伏特到10伏特左右。因此，如图1所示，原始的电能参数信号（即高压信号）需经一级或多级PT/CT转换成低压采样信号后，再通过霍尔测量元件转换成ADC（数模转换器）采样芯片或板卡所能处理的电压信号。在FPGA芯片控制下，ADC采样芯片完成采样过程，并将采样到的电压信号交由FPGA芯片，进一步输出给智能控制装置的核心处理器DSP进行计算。在上述转换和采样过程中，如果霍尔测量元件的供电电压供给不平衡或ADC芯片的参考电压不平衡，就会使得采样结果出现直流偏置。一旦直流偏置叠加在电力系统的工频50Hz之上，会给后续的控制算法带来非常不利的影响，例如过零点检测的相位偏差、有效值计算的偏移以及谐波分量计算的频谱分布错误等等。为了解决上述转换和采样过程中存在的问题，通常使用标准信号源进行校准的方法。该方法为采用信号源输送一个标准的工频电压信号，然后统计分析最终得到的数字化信号，并待提取出直流分量后，手动调校采样器件的供电电压平衡和ADC芯片的参考电压平衡，或者在数字化以后的信号中，通过数字式的校正系数在原始的采样数值基础上减去校准计算得到的直流校正系数，获得没有直流偏置的采样结果，但是该方法的缺点在于：一、需要过多的人工干预，费时费力；二、不具有扩展性，不利于工业批量生产。
技术实现思路
本专利技术实施例所要解决的技术问题在于，提供一种自适应校准采样直流偏置的FPGA及智能控制装置，可自适应校准采样结果的直流偏置，省时省力，具有扩展性且利用工业批量生产。为了解决上述技术问题，本专利技术实施例提供了一种自适应校准采样直流偏置的FPGA，其与ADC采样芯片相配合，所述FPGA包括第一运算器、第二运算器、第三运算器以及逻辑位移器；其中，所述第一运算器、第二运算器及第三运算器均具有两个输入端和一个输出端；所述第一运算器为减法运算器，其第一输入端与所述第二运算器的输出端及所述第三运算器的第一输入端均相连，第二输入端与所述逻辑位移器的输出端相连，输出端与所述第二运算器的第一输入端相连；所述第二运算器为加法运算器，其第二输入端与所述ADC采样芯片相连，输出端与所述逻辑位移器的输入端相连；所述第三运算器为减法运算器，其第二输入端与所述ADC采样芯片相连，输出端与外部的DSP芯片相连；所述逻辑位移器通过数据连线的偏移排列实现二进制数位移；其中，所述二进制数位移位数由所述ADC采样芯片的采样频率决定。其中，当所述ADC采样芯片的采样频率为20KHz时，所述逻辑位移器可实现16位二进制数右移。其中，所述FPGA还包括寄存器，所述寄存器位于所述第二运算器的输出端及所述第三运算器的第一输入端之间，还与所述第一运算器的第一输入端及所述逻辑位移器的输入端均相连。本专利技术实施例还提供了一种智能控制装置，其包括前述的FPGA。实施本专利技术实施例，具有如下有益效果：在本专利技术实施例中，由于FPGA中逻辑位移器的二进制数位移位数由ADC采样芯片的采样频率决定，可通过第一运算器、第二运算器、第三运算器以及逻辑位移器模拟出ADC采样芯片直流偏置并自适应校准，因此省时省力，具有扩展性且利用工业批量生产。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，根据这些附图获得其他的附图仍属于本专利技术的范畴。图1为现有技术中自适应校准采样直流偏置的FPGA的逻辑设计的结构示意图；图2为本专利技术实施例一提供的自适应校准采样直流偏置的FPGA的逻辑设计的结构示意图；图3为本专利技术实施例一提供的自适应校准采样直流偏置的FPGA中直流偏置提取的应用场景图；图4为本专利技术实施例一提供的自适应校准采样直流偏置的FPGA中直流偏置校准的应用场景图；图中，1-第一运算器，2-第二运算器，3-第三运算器，4-逻辑位移器。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术作进一步地详细描述。专利技术人发现，智能控制装置转换和采样过程中，可利用FPGA的硬件计算能力，在ADC采样结果传送到DSP之前，对其进行消除直流偏置处理。因此，提出在FPGA上构造一个等同于低通数字式滤波器的电路来提取直流分量，以某一截止频率进行滤波，得到满足电力系统设计条件的滤波结果，然后进行下一步的校准处理。该电路低通滤波器的原理为在ADC采样结果输入的数值序列x上，进行公式（1）的迭代计算，得到直流分量的序列y：（1）式（1）中，为滤波系数，其与截止频率的关系为：；其中，和分别为ADC采样芯片的采样周期和采样频率。直流分量y得到以后，采用公式（2）做一次减法，得到ADC采样结果输入数值序列x中的交流分量z，即得到没有直流偏置的采样结果：（2）由于滤波系数为小数，经转换为整数后，可确定出采样结果的精度，并根据采样结果的精度利用FPGA的计算能力进行直流偏置自适应校准的实现。以ADC采样芯片的采样频率=20KHz，采样周期=0.5ms为例，设计出截止频率=0.1Hz，得到滤波系数；滤波系数需要首先近似转换成整数为，由变换后的滤波系数可知，ADC采样芯片的精度为16位；因此，公式（1）可转变成公式（3）：（3）并进一步将公式（3）改写成FPGA硬件计算所能够表达的计算公式（4）：（4）式（4）中，运算符“+”表示无符号的加法，在硬件电路中可以用运算器ADDER实现；运算符“-”表示无符号的减法，在硬件电路中使用运算器ADDER实现；运算符“》”表示二进制右移，在硬件电路中通过数据连线的偏移排列实现。综上所述，如图2所示，为本专利技术实施例一中，专利技术人提供的一种自适应校准采样直流偏置的FPGA，其与ADC采样芯片（未图示）相配合，FPGA包括第一运算器1、第二运算器2、第三运算器3以及逻辑位移器4；其中，第一运算器1、第二运算器2及第三运算器3均具有两个输入端和一个输出端；第一运算器1为减法运算器，其第一输入端与第二运算器2的输出端及第三运算器3的第一输入端均相连，第二输入端与逻辑位移器4的输出端相连，输出端与第二运算器2的第一输入端相连；第二运算器2为加法运算器，其第二输入端与ADC采样芯片相连，输出端与逻辑位移器4的输入端相连；第三运算器3为减法运算器，其第二输入端与ADC采样芯片相连，输出端与外部的DSP芯片（未图示）本文档来自技高网...
【技术保护点】
一种自适应校准采样直流偏置的FPGA，其特征在于，其与ADC采样芯片相配合，所述FPGA包括第一运算器（1）、第二运算器（2）、第三运算器（3），以及逻辑位移器（4）；其中，所述第一运算器（1）、第二运算器（2）及第三运算器（3）均具有两个输入端和一个输出端；所述第一运算器（1）为减法运算器，其第一输入端与所述第二运算器（2）的输出端及所述第三运算器（3）的第一输入端均相连，第二输入端与所述逻辑位移器（4）的输出端相连，输出端与所述第二运算器（2）的第一输入端相连；所述第二运算器（2）为加法运算器，其第二输入端与所述ADC采样芯片相连，输出端与所述逻辑位移器（4）的输入端相连；所述第三运算器（3）为减法运算器，其第二输入端与所述ADC采样芯片相连，输出端与外部的DSP芯片相连；所述逻辑位移器（4）通过数据连线的偏移排列实现二进制数位移；其中，所述二进制数位移位数由所述ADC采样芯片的采样频率决定。
【技术特征摘要】
1.一种自适应校准采样直流偏置的FPGA，其特征在于，其与ADC采样芯片相配合，所述FPGA包括第一运算器（1）、第二运算器（2）、第三运算器（3），以及逻辑位移器（4）；其中，
所述第一运算器（1）、第二运算器（2）及第三运算器（3）均具有两个输入端和一个输出端；
所述第一运算器（1）为减法运算器，其第一输入端与所述第二运算器（2）的输出端及所述第三运算器（3）的第一输入端均相连，第二输入端与所述逻辑位移器（4）的输出端相连，输出端与所述第二运算器（2）的第一输入端相连；
所述第二运算器（2）为加法运算器，其第二输入端与所述ADC采样芯片相连，输出端与所述逻辑位移器（4）的输入端相连；
所述第三运算器（3）为减法运算器，其第二输入端与所述...
【专利技术属性】
技术研发人员：张华赢，姚森敬，曹军威，袁仲达，杨洁，
申请(专利权)人：深圳供电局有限公司，清华大学，
类型：发明
国别省市：广东;44
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