输出电路及光耦合装置制造方法及图纸

本发明专利技术提供一种以低耗电驱动大范围的负荷电容的输出电路及光耦合装置。根据一实施方式，输出电路具备：输出部，包括设在电源电位与输出端子之间且在栅漏极间连接有第一电容元件的第一导电型的第一晶体管和设在上述输出端子与基准电位之间且在栅漏极间连接有第二电容元件的第二导电型的第二晶体管；第一驱动电路，根据上述第二晶体管的栅极电压检测上述第二晶体管截止的情况，并驱动上述第一晶体管；以及第二驱动电路，根据上述第一晶体管的栅极电压检测上述第一晶体管截止的情况，并驱动上述第二晶体管。

【技术实现步骤摘要】
【专利说明】输出电路及光耦合装置相关申请的引用本申请基于2014年9月05日提出申请的在先日本专利申请2014 — 180992号并主张其优先权，这里通过引用而包含其全部内容。
这里说明的实施方式整体上涉及输出电路及光耦合装置。
技术介绍
—般在混合载置有逻辑电路或模拟一数字电路的混合信号电路中包含各种各样的功能块。随着半导体集成电路装置的高集成化、高性能化，强烈要求将这些功能块内或功能块间、还有构成系统的各装置间的数字数据高速且低噪声地传送，低耗电化的要求也变强。为了在各种各样的接口中以低噪声实现高速的信号传送，提出了以一定的转换速率(即:摆率、slew rate)输出的转换速率控制输出电路。但是，难以将大范围的负荷电容以低耗电加以驱动。
技术实现思路
实施方式提供一种以低耗电驱动大范围的负荷电容的输出电路及光親合装置。根据一个是实施方式，输出电路具备:输出部，包括设在电源电位与输出端子之间且在栅漏极间连接有第一电容元件的第一导电型的第一晶体管，和设在上述输出端子与基准电位之间且在栅漏极间连接有第二电容元件的第二导电型的第二晶体管；第一驱动电路，根据上述第二晶体管的栅极电压检测上述第二晶体管截止的情况，并驱动上述第一晶体管；第二驱动电路，根据上述第一晶体管的栅极电压检测上述第一晶体管截止的情况，并驱动上述第二晶体管。根据上述结构的输出电路及光耦合装置，能够提供一种以低耗电驱动大范围的负荷电容的输出电路及光耦合装置。【附图说明】图1是例示有关第一实施方式的转换速率(slew rate)控制输出电路的电路图。图2是用来说明图1的转换速率控制输出电路的动作的电路图。图3是用来说明图1的转换速率控制输出电路的动作的电路图。图4是用来说明图1的转换速率控制输出电路的动作的动作波形图。图5是表示图1的转换速率控制输出电路的动作状态的动作波形图。图6是例示有关第二实施方式的转换速率控制输出电路的电路图。图7是用来说明图6的转换速率控制输出电路的动作的动作波形图。图8是表示图6的转换速率控制输出电路的动作状态的动作波形图。图9是表示图6的转换速率控制输出电路的动作状态的动作波形图。图10是表示图6的转换速率控制输出电路的动作状态的动作波形图。图11是表示图6的转换速率控制输出电路的动作状态的动作波形图。图12是例示有关第三实施方式的转换速率控制输出电路的电路图。图13是例示有关第四实施方式的转换速率控制输出电路的电路图。图14是表示图13的转换速率控制输出电路的动作状态的动作波形图。图15(a)是例示有关第五实施方式的光耦合装置的块图。图15(b)是例示有关第五实施方式的光耦合装置的构造的剖视图。图16是例示有关第六实施方式的光通信系统的块图。【具体实施方式】以下，参照附图对本专利技术的实施方式进行说明。(第一实施方式)图1是例示有关第一实施方式的转换速率控制输出电路的电路图。如图1所示，本实施方式的转换速率控制输出电路1具备输出部2、低端晶体管驱动部(第二驱动电路)10、高端晶体管驱动部(第一驱动电路)15、低端监视部20和高端监视部25。转换速率控制输出电路1还具备:经由输入部30被输入输入信号Vin的输入端子40、和从输出部2输出转换速率被控制的输出信号Vout的波形的输出端子41。转换速率控制输出电路1连接在电源端子45与接地端子46之间。接地端子46是与连接有转换速率控制输出电路1的电位中的最低的电位(基准电位)相连接的端子，典型地连接在0V上。电源端子45是与连接有转换速率控制输出电路1的电位中的最高的电位相连接(电源电位)的端子，例如连结在5V上。输出部2包括N沟道M0SFET (第二晶体管)3和P沟道M0SFET4 (第一晶体管)。N沟道M0SFET3及P沟道M0SFET4的漏极端子被相互连接。N沟道M0SFET3的源极端子连接在接地端子46上，P沟道M0SFET4的源极端子连接在电源端子45上。包括N沟道M0SFET3和P沟道M0SFET4的输出部2构成CMOS型的输出电路。在N沟道M0SFET3的栅漏极间连接有电容器(第二电容元件)5。在P沟道M0SFET4的栅漏极间连接有电容器(第一电容元件)6。这些电容器5、6形成N沟道M0SFET3及P沟道M0SFET4各自的米勒电容，决定N沟道M0SFET3及P沟道M0SFET4各自的导通时间及关断时间。在P沟道M0SFET4导通的期间，输出信号Vout以大致一定的斜率下降。在N沟道M0SFET3导通的期间，输出信号Vout以大致一定的斜率下降。因而，转换速率控制输出电路1的前沿时及后沿时的转换速率SRr、SRf分别为大致一定。另外，N沟道M0SFET3由于相对于P沟道M0SFET4连接在低电位侧，所以也称作低端晶体管。P沟道M0SFET4由于相对于N沟道M0SFET3连接在高电位侧，所以也称作高端晶体管。低端((Low-Side)晶体管驱动部10包括N沟道M0SFET11、P沟道M0SFET12和速度调整电阻13。P沟道M0SFET12、速度调整电阻13及N沟道M0SFET11在电源端子45与接地端子46之间被依该顺序串联连接。连接有速度调整电阻13和N沟道M0SFET11的节点连接在输出部2的N沟道M0SFET3的栅极端子上。N沟道M0SFET11及P沟道M0SFET12各自的栅极端子被相互连接，连接在后述的高端监视部25的输出上。低端晶体管驱动部10按照高端监视部25的输出驱动输出部的N沟道M0SFET3。由于速度调整电阻13被插入于N沟道M0SFET3导通的情况下形成的路径中，所以N沟道M0SFET3的导通所需要的时间比关断时间长。速度调整电阻13的值越大，N沟道M0SFET3的导通时间越长。高端(High-Side)晶体管驱动部15包括N沟道M0SFET16、速度调整电阻17和P沟道M0SFET18。P沟道M0SFET18、速度调整电阻17及N沟道M0SFET16在电源端子45与接地端子46之间被依该顺序串联连接。连接有P沟道M0SFET18和速度调整电阻17的节点被连接到输出部2的P沟道M0SFET4的栅极端子上。N沟道M0SFET16及P沟道M0SFET18各自的栅极端子被相互连接，连接在后述的低端监视部20的输出上。高端晶体管驱动部15按照低端监视部20的输出驱动输出部2的P沟道M0SFET4。由于在P沟道M0SFET4导通的路径中插入速度调整电阻17，所以P沟道M0SFET4的导通所需要的时间比关断的时间长。速度调整电阻17的值越大，P沟道M0SFET4的导通时间越长。这样，在本实施方式的转换速率控制输出电路1中，CMOS结构的输出部2的N沟道M0SFET3及P沟道M0SFET4分别被不同的驱动电路驱动。此外，在本实施方式的转换速率控制输出电路1中，低端晶体管驱动部10及高端晶体管驱动部15被设定了输出电阻，以使所驱动的对象的M0SFET的关断时间比导通时间短。低端监视部20包括逆变器21、23和NAND22。对NAND22输入来自输入端子40的输入信号Vin和经由逆变器21输入N沟道M0SFET3的栅极电压Vnga。NAND22的输出连接在高端晶体管驱动部15上，经由高端晶体管驱动部15驱动输出部2的P沟道M0SFET4本文档来自技高网...

【技术保护点】
一种输出电路，具备：输出部，包括设在电源电位与输出端子之间且在栅漏极间连接有第一电容元件的第一导电型的第一晶体管，和设在上述输出端子与基准电位之间且在栅漏极间连接有第二电容元件的第二导电型的第二晶体管；第一驱动电路，根据上述第二晶体管的栅极电压检测上述第二晶体管截止的情况，并驱动上述第一晶体管；第二驱动电路，根据上述第一晶体管的栅极电压检测上述第一晶体管截止的情况，并驱动上述第二晶体管。

【技术特征摘要】
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【专利技术属性】
技术研发人员：常次幸男，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP