闪存结构的制造方法技术

一种闪存结构的制造方法，包括：提供包括第一区域的衬底；在衬底上依次形成浮置栅层和硬掩膜层；在硬掩膜层、浮置栅层和衬底中形成沟槽，包括第一区域的第一沟槽；在第一沟槽中填充隔离材料；以硬掩膜层作为停止层，研磨去除高于硬掩膜层的隔离材料，在第一沟槽形成具有第一厚度值的第一初始隔离结构；根据第一初始隔离结构的目标厚度值与第一厚度值的差值进行动态调节刻蚀，去除部分厚度的第一初始隔离结构形成第一隔离结构。本发明专利技术根据目标厚度值与第一厚度值的差值进行动态调节刻蚀，去除部分厚度的第一初始隔离结构，形成第一隔离结构，并使差值减小，避免引起第一隔离结构两侧衬底的拐角处暴露在外的问题，进而提高闪存结构的电学性能。

【技术实现步骤摘要】

本专利技术设及半导体领域，尤其设及一种。
技术介绍
在目前的半导体产业中，集成电路产品主要可分为=大类型：模拟电路、数字电路 和数/模混合电路，其中，存储器件是数字电路中的一个重要类型。而在存储器件中，近年 来闪速存储器（FlashMemory,简称闪存）的发展尤为迅速。闪存的主要特点是在不加电的 情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因 而在微机、自动化控制等多项领域得到了广泛的应用。 闪存结构与常规的MOS晶体管结构不同。常规的MOS晶体管结构的栅极与导电沟 道间由栅极绝缘层隔开；而闪存在控制栅极（ControlGate,CG，）与导电沟道间还包括浮 置栅极（FloatingGate,FG)。由于浮置栅极的存在，闪存可W完成S种基本的操作模式， 即读、写及擦除的操作模式。即使在没有电源供电的情况下，闪存通过浮置栅极可W保持存 储数据的完整性。 但是，现有技术中闪存结构的电学性能和良率有待提高。
技术实现思路
本专利技术解决的问题是提供一种，提高闪存结构的电学性能和 良率。 为解决上述问题，本专利技术提供一种，包括如下步骤：提供衬 底，所述衬底包括用于形成存储单元的第一区域、用于形成外围器件的第=区域W及位于 所述第一区域和第=区域之间且用于形成隔离区的第二区域；在所述衬底上形成浮置栅 层；在所述浮置栅层上形成硬掩膜层；在所述硬掩膜层、浮置栅层和衬底中形成沟槽，所述 沟槽包括位于所述第一区域的第一沟槽、位于所述第二区域的第二沟槽W及位于所述第= 区域的第=沟槽；在所述第一沟槽、第二沟槽和第=沟槽中填充隔离材料；W所述硬掩膜 层作为停止层，通过平坦化工艺去除高于所述硬掩膜层的隔离材料，在所述第一沟槽内形 成第一初始隔离结构，在所述第二沟槽内形成第二隔离结构，在所述第=沟槽内形成第= 隔离结构，所述第一初始隔离结构具有第一厚度值；根据所述第一初始隔离结构的目标厚 度值与所述第一厚度值的差值，获得第二厚度值；根据所述第二厚度值进行动态调节刻蚀， 去除部分厚度的所述第一初始隔离结构，形成第一隔离结构，使所述第一隔离结构的厚度 值与目标厚度值的差值减小；形成所述第一隔离结构后，去除所述硬掩膜层。 与现有技术相比，本专利技术的技术方案具有W下优点： 本专利技术在形成所述第一初始隔离结构、第二隔离结构和第=隔离结构后，使所述 第一初始隔离结构具有第一厚度值，然后根据所述第一初始隔离结构的目标厚度值与所述 第一厚度值的差值，获得第二厚度值，再根据所述第二厚度值进行动态调节刻蚀，去除部分 厚度的所述第一初始隔离结构，形成第一隔离结构，并使所述第一隔离结构与目标厚度值 的差值减小，从而可W保持所述第一隔离结构顶部与衬底表面的高度差的稳定性，使所述 第一隔离结构的厚度不至于引起所述第一隔离结构两侧衬底的拐角处暴露在外的问题，进 而可W提高闪存结构的电学性能和良率。 可选方案中，由于所述硬掩膜层为形成所述第=隔离结构的研磨停止层，所述第 =隔离结构的厚度值由研磨工艺后所述硬掩膜层的厚度值决定，通过将所述硬掩膜层的厚 度控制在1020A至U40A的范围内，使所述第S隔离结构的厚度不至于使后续形成的第 =区域第=侧壁层的高度过高，从而可W在不影响衬底质量的同时去除所述第=区域第= 侧壁层和第=区域浮置栅，进而可W提高闪存结构的电学性能和良率。【附图说明】 图1和图2是现有技术闪存结构一实施例的结构示意图； 图3至图23是本专利技术一实施例中各步骤对应的结构示意图。【具体实施方式】 由
技术介绍
可知，现有技术形成的闪存结构电学性能和良率有待提高。 参考图1和图2,示出了现有技术闪存结构的结构示意图。分析其原因在于： 参考图1，图1 (a)为形成第一隔离结构（未标示）、第二隔离结构740和第S隔离 结构720后的结构示意图，图1化）为经过后续工艺步骤形成第=区域侧壁层730后的结构 示意图，且图1(a)和图1(b)为不同方向的剖面结构示意图。所述衬底700包括第一区域 I、第二区域II和第S区域III。 所述第一区域I为存储单元区域，所述第S区域HI衬底700为外围器件区域，所 述第二区域II为所述第一区域I和第=区域III之间的隔离区域。 所述第一区域I形成有第一隔离结构（未标示）、所述第二区域II形成有第二隔 离结构740、所述第=区域III形成有第=隔离结构720,其中，形成所述第=隔离结构720 的步骤包括：在所述衬底700上形成浮置栅层710,在所述浮置栅层710上形成硬掩膜层 750 ;在所述硬掩膜层750、第S区域III的浮置栅层710和第S区域III衬底700内形成 第=沟槽（图未示）；向所述第=沟槽内填充满隔离材料层，所述隔离材料层的顶部高于所 述硬掩膜层750的顶部；W所述硬掩膜层750作为研磨停止层，研磨去除高于所述硬掩膜层 750的隔离材料层，形成第一隔离结构、第二隔离结构740和第=隔离结构720。因此，所述 第一隔离结构、第二隔离结构740和第=隔离结构720的厚度由所述硬掩膜层750的厚度 决定，所述硬掩膜层750的厚度越厚，所述第一隔离结构、第二隔离结构740和第=隔离结 构720的厚度就越大。而在后续工艺还会在所述第=隔离层720的侧壁形成第=区域侧壁 层730,如果所述第=隔离结构720的厚度越高，相应的，所述第=区域侧壁层730的高度也 越高，运容易增加去除所述第=区域侧壁层730所覆盖的第=区域III的浮置栅层710的 工艺难度，从而导致所述第=区域III的浮置栅层710产生残留，或者去除所述第=区域侧 壁层730和第=区域III的浮置栅层710后容易导致衬底700被损耗，进而降低闪存结构 的电学性能和良率。 为了避免所述第=区域III的浮置栅层710发生残留或者衬底700被损耗的问 题，可W通过减小所述硬掩膜层750的厚度来降低所述第=隔离结构720的厚度。但所述 硬掩膜层750还为形成第一隔离结构的研磨停止层，减小所述硬掩膜层750的厚度会引起 第一隔离结构（图未示）厚度的减小，当所述硬掩膜层750的厚度过小时，所述第一隔离结 构较薄，所述第一隔离结构两侧的衬底700拐角处A(如图2虚线框所示区域）容易暴露在 夕F，后续在衬底700拐角处A形成的栅介质层厚度相应也会较薄，成为工艺薄弱区域，由于 窄沟效应，容易导致闪存结构的阔值电压降低，进而降低存储单元的电学性能和良率。[001引为了解决所述技术问题，本专利技术提供一种，包括：提供衬底， 所述衬底包括用于形成存储单元的第一区域、用于形成外围器件的第=区域W及位于所述 第一区域和第=区域之间且用于形成隔离区的第二区域；在所述衬底上形成浮置栅层；在 所述浮置栅层上形成硬掩膜层；在所述硬掩膜层、浮置栅层和衬底中形成沟槽，所述沟槽包 括位于所述第一区域的第一沟槽、位于所述第二区域的第二沟槽W及位于所述第=区域的 第=沟槽；在所述第一沟槽、第二沟槽和第=沟槽中填充隔离材料；W所述硬掩膜层作为 停止层，通过平坦化工艺去除高于所述硬掩膜层的隔离材料，在所述第一沟槽内形成第一 初始隔离结构，在所述第二沟槽内形成第二隔离结构，在所述第=沟槽内形成第=隔离结 构，所述第一初始隔离结构具有第一厚度值；根据所述第一初始本文档来自技高网...

【技术保护点】
一种闪存结构的制造方法，其特征在于，包括：提供衬底，所述衬底包括用于形成存储单元的第一区域、用于形成外围器件的第三区域以及位于所述第一区域和第三区域之间且用于形成隔离区的第二区域；在所述衬底上形成浮置栅层；在所述浮置栅层上形成硬掩膜层；在所述硬掩膜层、浮置栅层和衬底中形成沟槽，所述沟槽包括位于所述第一区域的第一沟槽、位于所述第二区域的第二沟槽以及位于所述第三区域的第三沟槽；在所述第一沟槽、第二沟槽和第三沟槽中填充隔离材料；以所述硬掩膜层作为停止层，通过平坦化工艺去除高于所述硬掩膜层的隔离材料，在所述第一沟槽内形成第一初始隔离结构，在所述第二沟槽内形成第二隔离结构，在所述第三沟槽内形成第三隔离结构，所述第一初始隔离结构具有第一厚度值；根据所述第一初始隔离结构的目标厚度值与所述第一厚度值的差值，获得第二厚度值；根据所述第二厚度值进行动态调节刻蚀，去除部分厚度的所述第一初始隔离结构，形成第一隔离结构，使所述第一隔离结构的厚度值与目标厚度值的差值减小；形成所述第一隔离结构后，去除所述硬掩膜层。

【技术特征摘要】

【专利技术属性】
技术研发人员：曹子贵，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31