半导体器件制造技术

如下配置一种半导体器件，包括：两个鳍，具有矩形平行六面体形状并在X方向上平行布置；以及栅电极，经由栅极绝缘膜布置在鳍之上并在Y方向上延伸。首先，漏极插塞设置在位于栅电极的一侧上的漏极区域之上并且在Y方向上延伸。然后，两个源极插塞设置在位于栅电极的另一侧上的源极区域之上并在Y方向上延伸。此外，以移位方式布置漏极插塞，使其位置在Y方向上可以不与两个源极插塞重叠。根据这种结构，栅极-漏极电容可以小于栅极-源极电容，并且可以抑制基于密勒效应的电路延迟。此外，与漏极侧的电容相比，源极侧的电容增加，从而提高了电路操作的稳定性。

【技术实现步骤摘要】
【专利说明】半导体器件相关串请的交叉参考2014年8月22日提交的包括说明书、附图和摘要的日本专利申请第2014-169834号的公开的全部内容以引用的方式引入本申请。
本专利技术涉及半导体器件，具体地，涉及可有效应用于具有FINFET的半导体器件的技术。
技术介绍
近年来，在使用硅的LSI (大型集成)中，作为其部件的MISFET(金属绝缘体半导体场效应晶体管)的尺寸(具体为栅电极的栅极长度)在稳定地减小。MISFET的小型化在符合比例缩小规则的风格方面是进步的，但是随着一代代器件的对应进步，出现了各种问题，并且变得难以同时满足短沟道效应的抑制和确保MISFET的大电流驱动能力。从而，正在积极地进行对可以代替普通平面型MISFET的新结构器件的研究和开发。FINFET是前述新结构器件中的一种，并且是不同于平面型MISFET的三维结构MISFETo例如，下面的专利文献I公开了一种FINFET，其中栅极和源极区域之间的鳍阻抗变小并且栅极和漏极区域之间的电容变小。具体地，示出了一种FINFET，其中栅极导体在与漏极区域相比更接近源极区域的位置处被配置在鳍之上。国际公开第TO2007/019023号
技术实现思路
本专利技术的专利技术人致力于具有上述FINFET的半导体器件的研究和开发，并且积极地研究其特性的改进。在研究过程中，发现具有FINFET的半导体器件的结构的进一步改进还存在空间。根据以下说明书和附图的描述清楚地理解本专利技术的前述和其他目的和新颖特征。以下解释简要地给出了本申请所公开的专利技术人的典型专利技术的概况。根据本申请公开的一个实施例的半导体器件包括:第一鳍和第二鳍，具有在第一方向上相互平行布置的矩形平行六面体形状；以及栅电极，经由在第二方向上延伸的栅极绝缘膜布置在第一和第二鳍之上。该半导体器件还包括:第一漏极插塞，形成在位于栅电极的一侧的漏极区域之上，并且在第二方向上延伸；以及第一和第二源极插塞，形成在位于栅电极的另一侧的源极区域之上，并且在第二方向上延伸。此外，第一漏极插塞以移位方式进行布置，使其位置在第二方向上可以与第一源极插塞或第二源极插塞重叠。根据本申请公开的典型实施例的半导体器件，可以提高其特性。【附图说明】图1是示意性示出第一实施例的半导体器件的结构的立体图；图2是示出第一实施例的半导体器件的结构的平面图；图3是示出第一实施例的半导体器件的结构的截面图；图4是示出第一实施例的半导体器件的结构的截面图；图5是示出第一实施例的半导体器件的结构的截面图；图6是示出制造第一实施例的半导体器件的工艺的截面图；图7是示出制造第一实施例的半导体器件的工艺的截面图；图8是示出制造第一实施例的半导体器件的工艺的截面图；图9是示出继图6之后的制造第一实施例的半导体器件的工艺的截面图；图10是示出继图7之后的制造第一实施例的半导体器件的工艺的截面图；图11是示出继图8之后的制造第一实施例的半导体器件的工艺的截面图；图12是示出继图9之后的制造第一实施例的半导体器件的工艺的截面图；图13是示出继图10之后的制造第一实施例的半导体器件的工艺的截面图；图14是示出继图11之后的制造第一实施例的半导体器件的工艺的截面图；图15是示出继图12之后的制造第一实施例的半导体器件的工艺的截面图；图16是示出继图13之后的制造第一实施例的半导体器件的工艺的截面图；图17是示出继图14之后的制造第一实施例的半导体器件的工艺的截面图；图18是示出继图15之后的制造第一实施例的半导体器件的工艺的截面图；图19是示出继图16之后的制造第一实施例的半导体器件的工艺的截面图；图20是示出继图17之后的制造第一实施例的半导体器件的工艺的截面图；图21是示出继图18之后的制造第一实施例的半导体器件的工艺的截面图；图22是示出继图19之后的制造第一实施例的半导体器件的工艺的截面图；图23是示出继图20之后的制造第一实施例的半导体器件的工艺的截面图；图24是示出第一实施例的应用示例I的半导体器件的结构的平面图；图25是示出第一实施例的应用示例2的半导体器件的结构的平面图；图26是示出第二实施例的半导体器件的结构的平面图；图27是示出第二实施例的半导体器件的结构的截面图；图28是示出第二实施例的半导体器件的结构的截面图；图29是示出第二实施例的应用示例I的半导体器件的结构的平面图；图30是示出第二实施例的应用示例2的半导体器件的结构的平面图；图31是示出第三实施例的半导体器件的结构的平面图；图32是示出第三实施例的半导体器件的结构的截面图；图33是示出第三实施例的半导体器件的结构的截面图；图34是示出第四实施例的半导体器件的结构的平面图；图35是示出第四实施例的半导体器件的结构的截面图；图36是示出第四实施例的半导体器件的结构的截面图；图37是示出第五实施例的半导体器件的结构的平面图；图38是示出第五实施例的半导体器件的结构的截面图；图39是示出第五实施例的半导体器件的结构的截面图；图40是示出第五实施例的应用示例的半导体器件的结构的平面图；图41是示出第六实施例的半导体器件的结构的平面图；图42是示出第六实施例的半导体器件的结构的截面图；图43是示出第六实施例的半导体器件的结构的截面图；图44是示出第六实施例的应用示例的半导体器件的结构的平面图；图45是示出第七实施例的半导体器件的结构的平面图；图46是示出第七实施例的半导体器件的结构的截面图；图47是示出第七实施例的半导体器件的结构的截面图；图48是示出第八实施例的半导体器件的结构的平面图；图49是示出第八实施例的半导体器件的结构的截面图；以及图50是示出第八实施例的半导体器件的结构的截面图。【具体实施方式】在以下实施例中，为了方便起见在多个部分或实施例中描述本专利技术。然而，这些部分或实施例不相互关联除非另有指定，并且一个与另一个的整体或部分相关作为修改示例、应用示例、详细解释或其补充解释。此外，在下述实施例中，当提到元件的数量或其他(包括数量、数值、量、范围等)时，元件的数量不限于具体数值除非另有指定或者除了原则上数量被明显限于具体数量的情况。大于或小于具体数量的数量也是可以应用的。此外，在下述实施例中，不需要说部件(包括元件步骤)不总是不可缺少的，除非另有指定或者除了部件原则上明显不可缺少的情况。类似地，在下述实施例中，当提到部件的形状或其他、其位置关系等时，基本近似或类似的形状等被包括在其中，除非另有指定或者除了可以想象原则上它们被明显排除的情况。对于上述数量或其他(包括数量、数值、量、范围等)来说也是如此。此后，将参照附图详细描述本专利技术的实施例。此外，在所有用于描述实施例的附图中，具有相同功能的部件由相同或相关的符号来表示，并且将省略其对应描述。此外，当存在两个以上类似部件(部分)时，在一些情况下将通过将符号增加共同项来描述对应或具体部分。此外，原则上不重复相同或类似部分的描述，除非在上述实施例中具体要求。此外，在实施例中使用的一些附图中，在一些情况下，即使在截面图中也省略阴影线以使得附图容易查看。此外，在一些情况下，在平面图中使用阴影线以使得附图容易查看。此外，在截面图和平面图中，每个部分的大小不对应于实际器件的大小，而是在一些情况下相对较大地示出具体部分以容易理解附图。此外，在平本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一鳍，具有矩形平行六面体形状，所述第一鳍在第一方向上延伸；第二鳍，具有矩形平行六面体形状，所述第二鳍被布置为与所述第一鳍隔开并与所述第一鳍平行；栅电极，经由栅极绝缘膜布置在所述第一鳍和所述第二鳍之上，并且在与所述第一方向相交的第二方向上延伸；第一漏极扩散层，形成在位于所述栅电极的一侧上的所述第一鳍中；第一源极扩散层，形成在位于所述栅电极的另一侧上的所述第一鳍中；第二漏极扩散层，形成在位于所述栅电极的一侧上的所述第二鳍中；第二源极扩散层，形成在位于所述栅电极的另一侧上的所述第二鳍中；漏极区域，布置在所述第一漏极扩散层和所述第二漏极扩散层之上并且在所述第二方向上延伸；源极区域，布置在所述第一源极扩散层和所述第二源极扩散层之上并且在所述第二方向上延伸；第一漏极插塞，形成在所述漏极区域之上；第一源极插塞，形成在所述源极区域之上；以及第二源极插塞，形成在所述源极区域之上并且被布置为与所述第一源极插塞隔开，其中为了对应于所述第一源极插塞和所述第二源极插塞之间的区域，所述第一漏极插塞以移位方式进行布置，使其位置在所述第二方向上可以不与所述第一源极插塞或所述第二源极插塞重叠。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：渡边哲也，宫森充，常野克己，清水卓，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP