提供一种能够有效地提高阈值电压的碳化硅半导体装置及其制造方法。具备：第1导电类型的漂移层(2)，形成于碳化硅基板(1)上；多个第2导电类型的阱区域(3)，相互隔开间隔地形成于漂移层(2)的表层部；第1导电类型的源极区域(4)，形成于阱区域(3)的表层部的一部分；栅极绝缘膜(5)，形成于阱区域(3)和源极区域(4)的表面的一部分；以及栅电极(6)，以与源极区域(4)的端部和阱区域(3)对置的方式形成于栅极绝缘膜(5)的表面。进而，栅极绝缘膜(5)在与阱区域(3)的界面区域中，形成具有比碳化硅的导带边缘更深的能级的第1陷阱，具有包括硅和氢的键合的缺陷部(10)。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术设及碳化娃半导体装置及其制造方法。
技术介绍
碳化娃(SiC)被期待作为能够实现高耐压/低损失的半导体装置的下一代的半导 体材料。在使用碳化娃的半导体装置中，特别期待的是能够进行开关动作的105。61'(16*曰1-Oxide-SemiconductorFieldEffectTransistor,金属氧化物半导体场效应晶体管）、 IGBTdnsulatedGateBipolarTransistor,绝缘栅双极型晶体管）等栅极绝缘型的半导 体装置。运些栅极绝缘型的半导体装置期望是在对栅极未施加电压时不流过电流的所谓常 关型的特性。为了用作具有常关型的特性的半导体装置，作为导通电流开始流过的栅极电压的 阔值电压(Vth)需要高到一定程度。例如，一般地产品化的使用娃(Si)的IGBT的典型的阔值 电压是5V，如果考虑误动作、高溫下的动作，则像运样阔值电压需要高到至少几VW上。阔值电压受栅极绝缘膜中的固定电荷、碳化娃和栅极绝缘膜的所谓MOS界面的界 面陷阱影响较大。已知在使用碳化娃的情况下，相比于W往一般被用作半导体装置的材料 的娃(Si)的情况，在MOS界面产生更多的界面陷阱，MOS界面的品质低。[000引在导通动作时形成沟道的MOS界面处，如果从碳化娃的导带边缘起比0.2eV的深度 更浅的能级的界面陷阱多，则由于沟道电导（沟道迁移率）的降低而导致导通电阻、即导通 损失增大，所W用于减少界面陷阱的开发蓬勃发展。例如，公开了通过氨化2)气中的热处理 (氨退火）、一氧化氮(NO)气体或者一氧化二氮(化0)气体中的热处理(氮化退火）、S氯氧憐 (POCh)气体中的热处理(POCb退火)来减少MOS界面的界面陷阱并且提高沟道迁移率的方 法(参照例如专利文献1)。专利文献1:国际公开第2011-074237号公报
技术实现思路
如果减少MOS界面的界面陷阱，则沟道迁移率提高，但同时阔值电压降低。即，在沟 道迁移率的提高和阔值电压的提高之间有折衷的关系，如果将阔值电压维持得较高，则沟 道迁移率变低，如果提高沟道迁移率，则阔值电压变低，而成为常开特性。即，存在如果为了 提高沟道迁移率而减少界面陷阱，则阔值电压降低而难W得到常关特性运样的问题。本专利技术是为了解决上述那样的问题而完成的，其目的在于提供一种能够改善沟道 迁移率和阔值电压的折衷关系来实现常关特性的碳化娃半导体装置。本专利技术提供一种碳化娃半导体装置，其特征在于，具备:第1导电类型的漂移层，形 成于碳化娃基板的表面上；多个第2导电类型的阱区域，相互隔开间隔地形成于漂移层的表 层部;第1导电类型的源极区域，形成于阱区域的表层部的一部分;栅极绝缘膜，形成于阱区 域和源极区域的表面；W及栅电极，W与源极区域的端部和阱区域对置的方式形成于栅极 绝缘膜的表面，如果将在栅极绝缘膜和阱区域的界面区域中形成的界面陷阱的密度设为 Ditknf2eV-i]，将作为从碳化娃的导带的能级Eg起的深度的界面陷阱的能级设为化c-E) ，将在界面陷阱的能级是w处界面陷阱的密度化t逐渐接近的值设为系数4山111-26￥ ^]，将系数即。111-26￥-1]设为在界面陷阱的能级是0时界面陷阱的密度〇1*与^+8)^111- 2eri]相等的值，进而，将X设为系数，则在式1中，界面陷阱的能级是O.leVW上且0.4eV W下的范围内的系数X是0.09eVW上且0.15eVW下，试1] 根据本专利技术的碳化娃半导体装置，能够在抑制沟道迁移率的降低的同时有效地提 高阔值电压。即，能够改善沟道迁移率和阔值电压的折衷关系。【附图说明】 图1是示出本专利技术的实施方式1的碳化娃半导体装置的剖面图。 图2是本专利技术的实施方式1的碳化娃半导体装置的MOS界面附近的放大图。 图3是示意地示出本专利技术的实施方式1的碳化娃半导体装置中包含的、包括娃和氨 的键合的缺陷部的图。 图4是示出本专利技术的实施方式1的碳化娃半导体装置的栅极特性的图。 图5是示出本专利技术的实施方式1的碳化娃半导体装置的MOS界面的界面陷阱密度的 能级依赖性的图。 图6是为了评价本专利技术的实施方式1的碳化娃半导体装置的MOS界面的界面陷阱密 度而使用的栅控二极管的剖面示意图。 图7是用于说明在本专利技术的实施方式1的碳化娃半导体装置中直至形成漂移层为 止的制造方法的剖面图。 图8是用于说明在本专利技术的实施方式1的碳化娃半导体装置中直至形成阱区域为 止的制造方法的剖面图。 图9是用于说明在本专利技术的实施方式1的碳化娃半导体装置中直至形成源极区域 为止的制造方法的剖面图。 图10是用于说明在本专利技术的实施方式1的碳化娃半导体装置中直至形成栅极绝缘 膜为止的制造方法的剖面图。 图11示出相对于在本专利技术的实施方式1的碳化娃半导体装置的制造时进行的再氧 化处理工序中使用的出流量和化的流量之比的、燃烧反应之后的出0流量和化流量之比。 图12是示出本专利技术的实施方式1的碳化娃半导体装置的栅极绝缘膜的升溫脱离气 体分析结果的图。 图13是示出本专利技术的实施方式1的碳化娃半导体装置的比率R的溫度依赖性的图。 图14是示出本专利技术的实施方式1的碳化娃半导体装置的阔值电压的溫度依赖性的 图。 图15是用于说明在本专利技术的实施方式1的碳化娃半导体装置中直至形成栅电极为 止的制造方法的剖面图。 图16示出在本专利技术的实施方式1的碳化娃半导体装置中使再氧化处理中的溫度变 化的情况下的MOS界面的界面陷阱密度的能级依赖性。图17是在本专利技术的实施方式1的碳化娃半导体装置中系数X的再氧化处理溫度依 赖性。图18示出在本专利技术的实施方式1的碳化娃半导体装置中系数X和阔值电压的关系。图19是示出本专利技术的实施方式1的碳化娃半导体装置的沟道迁移率和阔值电压的 关系的图。图20是示出本专利技术的实施方式1的碳化娃半导体装置的相对于栅极电压的栅极泄 漏电流的图。图21是将本专利技术的实施方式2的碳化娃半导体装置的MOS界面附近放大而得到的 剖面示意图。图22是示意地示出本专利技术的实施方式2的碳化娃半导体装置的沟道迁移率和阔值 电压的关系的图。[003引符号说明 1:碳化娃基板;2:漂移层；3:基极区域;4:源极区域;5:栅极绝缘膜;6:栅电极;7: 源电极;8:漏电极;10:包括娃和氨的键合的缺陷部。【具体实施方式】实施方式1.首先，说明本专利技术的实施方式1中的碳化娃半导体装置的元件构造。图1是示出本 专利技术的实施方式1的碳化娃半导体装置的剖面图。在本实施方式中，作为碳化娃半导体装置 的一个例子，说明n沟道碳化娃MOS阳T。如图1那样，在作为第1导电类型的碳化娃基板1的第1主面的表面上，形成了第1导 电类型的漂移层2,在漂移层2的表层部相互隔开间隔地设置了 2个第2导电类型的阱区域3。 在阱区域3的表层部的一部分形成了第1导电类型的源极区域4,在阱区域3和源极区域4的 表面的一部分形成了栅极绝缘膜5。在栅极绝缘膜5的表面，W与源极区域4的端部和阱区域 3对置的方式形成了栅电极6。在源极区域4的表面形成了源电极7,在作为碳化娃基板1的第 2主面的背面形成了漏电极8。在本实施方式中，说明将第1导电类型设为n型并且将第2导电类型设为P型的n沟 道碳化娃M0SFET，但对于将第1导电类型设为P型并且将第2导电类型设为n型的P沟道 本文档来自技高网...
【技术保护点】
一种碳化硅半导体装置，其特征在于，具备：第1导电类型的漂移层，形成于碳化硅基板的表面上；多个第2导电类型的阱区域，相互隔开间隔地形成于所述漂移层的表层部；第1导电类型的源极区域，形成于所述阱区域的表层部的一部分；栅极绝缘膜，形成于所述阱区域和所述源极区域的表面；以及栅电极，以与所述源极区域的端部和所述阱区域对置的方式形成于所述栅极绝缘膜的表面，如果将在所述栅极绝缘膜和所述阱区域的界面区域中形成的界面陷阱的密度设为Dit[cm‑2eV‑1]，将作为从碳化硅的导带的能级Ec起的深度的所述界面陷阱的能级设为(Ec‑E)[eV]，将在所述界面陷阱的能级是∞[eV]处所述界面陷阱的密度Dit逐渐接近的值设为系数A[cm‑2eV‑1]，将系数B[cm‑2eV‑1]设为在所述界面陷阱的能级是0[eV]时所述界面陷阱的密度Dit与(A+B)[cm‑2eV‑1]相等的值，进而，将X[eV]设为系数，则在式1中，所述界面陷阱的能级是0.1eV以上且0.4eV以下的范围内的所述系数X[eV]是0.09eV以上且0.15eV以下，[式1]Dit(E)=A+Bexp(-Ec-EX).]]>。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：古桥壮之，三浦成久，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：日本;JP
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