半导体装置以及半导体装置的制造方法制造方法及图纸

本发明专利技术涉及一种半导体装置以及半导体装置的制造方法。本发明专利技术的实施方式抑制半导体装置的可靠性降低。实施方式的半导体装置具备：第1半导体芯片；第2半导体芯片，积层在第1半导体芯片上，具有从一面向另一面贯通半导体基板的贯通电极，且以将另一面朝向第1半导体芯片的方式积层；第1凸块，向一面突出设置，且具有露出面；密封树脂，以将露出面露出的方式密封第1半导体芯片与第2半导体芯片、第1凸块；以及第2凸块，设置在露出面上。

【技术实现步骤摘要】
【专利说明】本申请案享受以日本专利申请2014-188173号(申请日:2014年9月16日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
实施方式的专利技术涉及一种。
技术介绍
近年来，随着通信技术及信息处理技术不断发展，而要求半导体装置小型化及高速化。为了应对这种要求，正在推进开发以下半导体封装体:在半导体装置中，通过使多个半导体芯片积层的三维封装，以缩短零件间的配线长度来应对动作频率的增大，且提高封装面积效率。例如，提出了如下三维封装结构:在NAND(Not And，与非)型闪速存储器等半导体装置中，从小型化及高速化的观点出发，将存储器控制器与存储器芯片积层在同一配线基板上。作为三维封装结构，例如有TSV(Through Silicon Via，娃穿孔)方式的积层结构。在三维封装结构的半导体装置的制造中，通过在引线框架等支撑基板上积层多个半导体芯片而形成芯片积层体，在芯片积层体上形成焊球等凸块层，并利用底部填充树脂将半导体芯片之间密封。之后，使芯片积层体翻转，隔着凸块层将芯片积层体与配线基板接合。进而，通过填充密封树脂而密封芯片积层体，在配线基板上形成外部连接端子之后，进行切割而对应于芯片积层体将配线基板单片化。在三维封装结构的半导体装置中，为实现小型化、薄型化，半导体芯片非常薄，从而易变形。因此，在芯片积层体中，半导体芯片易产生翘曲。如果半导体芯片产生翘曲，则凸块层的高度变得不均，从而易产生芯片积层体与配线基板的连接不良。这样一来，三维封装结构的半导体装置存在因半导体芯片翘曲而可靠性降低等问题。
技术实现思路
实施方式提供一种能够抑制可靠性降低的半导体装置及其制造方法。实施方式的半导体装置具备:第1半导体芯片；第2半导体芯片，积层在第1半导体芯片上，具有从一面向另一面贯通半导体基板的贯通电极，且以将另一面朝向第1半导体芯片的方式积层；第1凸块，向一面突出设置，具有露出面；密封树脂，以将露出面露出的方式密封第1半导体芯片与第2半导体芯片、第1凸块；以及第2凸块，设置在露出面上。【附图说明】图1(A)及⑶是表示半导体装置的结构例的图。图2是表示半导体装置的制造方法例的流程图。图3是用以说明半导体装置的制造方法例的图。图4是用以说明半导体装置的制造方法例的图。图5是用以说明半导体装置的制造方法例的图。图6是用以说明半导体装置的制造方法例的图。图7是用以说明半导体装置的制造方法例的图。图8是用以说明半导体装置的制造方法例的图。图9㈧及⑶是用以说明半导体装置的制造方法例的图。图10(A)及(B)是表示半导体装置的结构例的图。图11是表示半导体装置的制造方法例的流程图。图12是用以说明半导体装置的制造方法例的图。图13是用以说明半导体装置的制造方法例的图。图14是用以说明半导体装置的制造方法例的图。图15是用以说明半导体装置的制造方法例的图。图16是用以说明半导体装置的制造方法例的图。图17是用以说明半导体装置的制造方法例的图。【具体实施方式】以下，参照附图对实施方式进行说明。另外，附图为示意图，例如厚度与平面尺寸的关系、各层厚度的比率等有时与实物不同。而且，在各实施方式中，对实质上相同的构成要素标注相同的符号并省略说明。(第1实施方式)图1是表示半导体装置的结构例的图。图1 (A)为俯视图，图1⑶为图1 (A)中的线段A1-B1间的剖视图。图1所示的半导体装置为扇入(fan in)型半导体装置，具备支撑基板1、粘接剂层2、具有经积层的多个半导体芯片的芯片积层体3、密封树脂层4、凸块层5、密封树脂层6以及凸块层7。另外，图1中，作为一例，以支撑基板1位于下侧、凸块层7位于上侧的方式图示，但半导体装置的上下方向也可以颠倒。而且，凸块层5及凸块层7的数量并不限定于图1所示的数量。支撑基板1是供芯片积层体3搭载的基板。支撑基板1由例如金属材料、硅等半导体材料、树脂材料、陶瓷材料等构成。作为支撑基板1，也可以使用例如引线框架。作为引线框架，可以使用例如含有42合金等铁及镍的合金材料的引线框架。另外，也可以未必设置支撑基板1。粘接剂层2设置在支撑基板1上。粘接剂层2具有将支撑基板1与芯片积层体3粘接的功能。作为粘接剂层2，可以使用例如聚酰亚胺等树脂膜。芯片积层体3隔着粘接剂层2设置在支撑基板1上。芯片积层体3具有积层在支撑基板1上的半导体芯片31a、半导体芯片31b、半导体芯片31c以及半导体芯片31d。另夕卜，半导体芯片的种类并不限定于半导体芯片31a至半导体芯片31d。半导体芯片31a设置在粘接剂层2上。例如，半导体芯片31a的上表面具有连接垫。另外，也可以在半导体芯片31a中设置从半导体芯片31a的一面向另一面贯通的TSV等的贯通电极。例如多个半导体芯片31b积层设置在半导体芯片31a上。半导体芯片31b的积层数并不限定于图1所示的积层数。最下层的半导体芯片31b隔着凸块32及粘接层33积层在半导体芯片31a上，且经由凸块32电连接于半导体芯片31a。而且，多个半导体芯片31b隔着凸块32及粘接层33相互积层。粘接层33具有作为用以维持半导体芯片31a至半导体芯片31c的间隔的间隔件的功能。作为粘接层33，可以使用例如热固性树脂等。另外，也可以使用NCF(Non-Conductive Film，非导电膜)等绝缘性粘接材料代替粘接层33，将半导体芯片31a至半导体芯片31c之间密封。NCF等绝缘性粘接材料具有密封与粘接两个功能，因此无需底部填充树脂。多个半导体芯片31b具有从半导体芯片31b的一面向另一面贯通的TSV等的贯通电极311，且经由贯通电极311及凸块32而相互电连接。例如，半导体芯片31b的上表面(一面)及下表面(另一面)具有连接垫。在半导体芯片31a的一面与半导体芯片31b的另一面的连接垫之间、以及多个半导体芯片31b的连接垫之间设置凸块32。作为贯通电极311，可以使用例如镍、铜、银、金等单质或合金。这样一来，通过使用TSV方式的积层结构的芯片积层体3，能够减小芯片面积，且能够增加连接端子数，因此能够抑制连接不良等。半导体芯片31c具有从半导体芯片31c的一面向另一面贯通的TSV等的贯通电极311。半导体芯片31c的另一面隔着凸块32及粘接层33积层在半导体芯片31b上，且经由凸块32及贯通电极311而电连接于半导体芯片31b。半导体芯片31c的上表面(一面)具有配线层34。配线层34是用于重新配置半导体芯片31a的配线的配线层(也称为再配线层)。配线层34具有至少包含连接配线34a的多个连接配线、及绝缘层34b。连接配线34a电连接于半导体芯片31c的贯通电极311。在配线层34上设置电极垫35。作为半导体芯片31a至半导体芯片31c，可以使用例如存储器芯片等。作为存储器芯片，可以使用例如NAND型闪速存储器等存储元件。另外，也可以在存储器芯片中设置解码器等电路。半导体芯片31d积层在配线层34上，且经由连接配线34a电连接于半导体芯片31c。作为连接配线34a及电极垫35，可以使用例如铜、钛、氮化钛、铬、镍、金或钯等的单层或积层。作为半导体芯片31d，可以使用例如接口芯片或控制器芯片。例如，在半导体芯片31a至半导体芯片31c为存储器芯片的情况本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于具备：第1半导体芯片；第2半导体芯片，积层在所述第1半导体芯片上，具有从一面向另一面贯通半导体基板的贯通电极，且以将所述另一面朝向所述第1半导体芯片的方式积层；第1凸块，向所述一面突出设置，具有露出面；密封树脂，以将所述露出面露出的方式密封所述第1半导体芯片与所述第2半导体芯片、所述第1凸块；以及第2凸块，设置在所述露出面上。

【技术特征摘要】
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【专利技术属性】
技术研发人员：佐藤隆夫，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP