射频MOS器件的建模方法及测试结构技术

本发明专利技术提供了一种射频MOS器件的建模方法及测试结构，借助辅助测试结构表征现有去嵌方法无法去除的寄生元件值，并使用这些寄生元件值对得到的MOS器件测试结构原始模型进行修正，从而完整地去除MOS器件测试结构带来的寄生因素，实现将MOS器件的去嵌平面由第一互连金属层的金属层平面推进到多晶硅/有源区(PA)平面，得到本征MOS器件的模型。本发明专利技术将MOS器件之外的寄生因素全部分离，即可分别得到器件本征模型与后道寄生模型，对不同尺寸的MOS器件，有利于构建物理基可伸缩的MOS器件模型，并且可以利用业界成熟的后道互连建模方案提高后道模型的精度，使得在选择器件时脱离了测试结构的限制，从而提高了器件选型和版图优化的灵活性。

【技术实现步骤摘要】

本专利技术设及半导体
，具体设及一种射频MOS器件的建模方法，W及应用到 该建模方法中的辅助测试结构。
技术介绍
半导体器件的精确建模对电路设计有非常重要的作用，建模过程主要基于对表征 结构的测试数据进行，而应用在射频领域的器件，通常通过测试其散射参数(S参数)进行建 模，测试频率的范围必须覆盖器件的工作频率范围。在器件的测试结构中，除去待测的本征 器件外，不可避免的要引入测试接触块(pad)及pad与器件之间的互连线。在射频或更高频 率应用范围内，由于器件的测试pad,及与pad之间的互连线带来的寄生因素已不可忽略，使 得直接测试器件得到的S参数无法准确表征本征器件本身的性能，必须将寄生因素去除，运 一过程称为器件去嵌。 现有的去嵌技术已经比较丰富，比如，open-short去嵌法，S步去嵌法，改进S步 去嵌法，四步去嵌法，五步去嵌法，四端口去嵌法等，运些去嵌技术使得对器件可去嵌的适 用频率范围越来越高，但运些方法却忽视了去除寄生因素的完整程度的提高。现有的技术方案的去嵌平面都定义在器件与pad连接使用的某层金属连线处，一 般为M2平面或Ml平面，而本征MOS器件的定义平面应在多晶娃(poly)和有源区(AA)平面，称 为PA平面。如图1所示，给出了MOS器件不同的去嵌平面示意图（如M2平面，Ml平面，PA平面）， 图中POLY指栅极多晶娃，S，D分别指MOS器件的源极和漏极，CT指源漏引出至金属层的通孔， M1，M2指用于后道互连的第一，第二层金属，Vl指Ml，M2之间的通孔。去嵌平面主要是由去嵌 方法使用的开路测试结构(open)和短路测试结构（shod)的版图结构来决定的。比如open 测试结构断开在Ml处，shod测试结构也在Ml平面进行短接，去嵌平面即为Ml平面，基于该 去嵌方法得到的测试数据即可建立去嵌到Ml平面的MOS器件模型。此时模型除包含本征MOS 器件外，还包含了器件的gate端对CT的寄生电容W及CT本身的寄生电阻等因素。直接去嵌 到PA平面的open/shod结构设计都存在困难，所W现有技术去嵌平面都为Mx平面(某一后 道金属互连平面）。由此可见，现有技术方案得到的去嵌数据仍然表征的是器件与部分金属连线作为 一个整体的电学特性，也就是对器件与运部分金属连线作为一个整体建模。一旦模型建立 完成，在去嵌平面W内的运部分金属连线的布局设计将W测试结构为准，在后续使用中不 允许再做改变，否则模型将不再准确。运种做法使去嵌辅助结构的设计较为简单，但是却限 制了去嵌平面下后道互连布局的灵活性，为电路的优化设计带来一定局限。此外，本征器件 部分与后道互连线部分的器件模型对应着不同的工作机理，随器件随尺寸变化有不同的变 化规律，运就要求选择同一组公式同时反映上述两种工作机理，运对建立合理的精确的可 伸缩性(scalable)模型带来一定困难，W及对模型的校正手段也有一定限制。
技术实现思路
为了克服W上问题，本专利技术提供了一种射频MOS器件的建模方法，使得所建立的 MOS模型能够去除测试结构引入的所有寄生因素，实现将器件的去嵌平面由后道互联线的 金属平面推进到多晶娃/有源区(PA)平面，从而达到对本征MOS器件的建模的目的。 为了实现上述目的，本专利技术提供了一种用于射频MOS器件建模的辅助器件测试结 构，所述辅助器件测试结构包括:本征辅助器件、位于所述本征辅助器件上的多层互连层、 W及引出极;所述本征辅助器件包括半导体衬底，位于所述半导体衬底上的浅沟槽隔离结 构，位于所述浅沟槽隔离结构表面的栅极，W及位于所述栅极两侧的所述浅沟槽隔离结构 中的假源区和假漏区，所述假源区和所述假漏区之间短接;所述互连层位于所述浅沟槽隔 离结构表面且在所述栅极两侧，每层所述互连层包括金属层和通孔，其中，通孔位于所述假 源区上、所述假漏区上和所述栅极上;所述引出极包括在所述互连层上的栅极引出极、由栅 极构成的多个栅极叉指、源漏引出极、W及源漏引出极的多个叉指;所述栅极引出极位于所 述栅极叉指上的通孔上，所述源漏引出极的叉指位于所述假源区和所述假漏区上的通孔 上。[000引为了达到上述目的，本专利技术还提供了一种用于射频MOS器件建模的辅助测试结构， 所述辅助测试结构包括:上述的辅助器件测试结构、接触结构和辅助器件测试结构的去嵌 结构;所述辅助器件测试结构的去嵌结构包括辅助开路测试结构和辅助短路测试结构；其 中， 所述接触结构包括接地接触端和信号接触端;在所述辅助器件测试结构中，所述 栅极引出极和所述源漏引出极分别与所述信号接触端连接； 所述辅助开路测试结构包括:在所述辅助器件测试结构的基础上，在所述辅助器 件结构所选择的去嵌平面中，将所述去嵌平面下方的金属层、通孔和栅极叉指去除，用介质 填充所述金属层的位置、所述通孔的位置和所述栅极的位置，W使所述信号接触端与所述 栅极叉指与所述假源区和所述假漏区的连接在所述去嵌平面位置断开，从而只存在所述信 号接触端与所述的去嵌平面的金属层的连接。 所述辅助短路测试结构包括:在所述辅助开路测试结构的基础上，在所述去嵌平 面中，将所述源漏引出极的所有叉指连接到所述栅极引出极上，W实现所述栅极引出极与 所述源漏引出极之间的短接，同时与接地接触端短接。优选地，所述射频MOS器件建模时，还采用MOS器件测试结构、第一接触结构W及 MOS器件测试结构的去嵌结构;所述MOS器件测试结构的去嵌结构包括开路测试结构和短路 测试结构;其中， 所述MOS器件测试结构包括：本征MOS器件、位于所述本征MOS器件上的第一互连 层、W及第一引出极;所述本征MOS器件包括半导体衬底，位于所述半导体衬底上的有源区， 位于所述有源区上的第一栅极，位于所述第一栅极两侧的有源区中的源区和漏区；所述第 一互连层位于所述栅极、所述源区和所述漏区上，所述第一互连层的每个层次均包括金属 层和通孔，其中，所述第一互连层的通孔位于所述源区上、所述漏区上和所述栅极上，源区 接地;所述第一引出极包括在所述第一互连层上的第一栅极引出极、由第一栅极构成的多 个第一栅极叉指、漏区引出极、W及漏区引出极的多个叉指;所述第一栅极引出极的叉指位 于所述第一栅极上的通孔上，所述漏区引出极的叉指位于所述漏区上的通孔上；所述第一接触结构包括第一接地接触端和第一信号接触端;在所述MOS器件测试 结构中，所述第一栅极引出极和所述漏区引出极分别与所述第一信号接触端连接； 所述开路测试结构包括:在所述MOS器件测试结构的基础上，在所述MOS器件结构 所选择的去嵌平面中，将该去嵌平面下方的金属层、通孔和所述第一栅极叉指去除，用介质 填充所去除的金属层的位置、所去除的通孔的位置和所去除的第一栅极的位置，W使所述 信号接触端与所述栅极、和所述漏区的连接在所述去嵌平面位置断开，从而只存在所述信 号接触端与所述去嵌平面的金属层的连接。所述短路测试结构包括:在所述开路测试结构的基础上，在所述去嵌平面中，将所 述漏区引出极的所有叉指连接到所述第一栅极引出极上，W实现所述第一栅极引出极与所 述漏区引出极之间的短接，并同时与所述第一接地接触端短接。优选地，在所述MOS器件测试结构的基础上，用所述辅助测试结构中的所述浅沟槽 隔离结构替换所述MOS器件测本文档来自技高网...

【技术保护点】
一种用于射频MOS器件建模的辅助器件测试结构，其特征在于，所述辅助器件测试结构包括：本征辅助器件、位于所述本征辅助器件上的多层互连层、以及引出极；所述本征辅助器件包括半导体衬底，位于所述半导体衬底上的浅沟槽隔离结构，位于所述浅沟槽隔离结构表面的栅极，以及位于所述栅极两侧的所述浅沟槽隔离结构中的假源区和假漏区，所述假源区和所述假漏区之间短接；所述互连层位于所述浅沟槽隔离结构表面且在所述栅极两侧，每层所述互连层包括金属层和通孔，其中，通孔位于所述假源区上、所述假漏区上和所述栅极上；所述引出极包括在所述互连层上的栅极引出极、由栅极构成的多个栅极叉指、源漏引出极、以及源漏引出极的多个叉指；所述栅极引出极位于所述栅极叉指上的通孔上，所述源漏引出极的叉指位于所述假源区和所述假漏区上的通孔上。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘林林，郭奥，周伟，
申请(专利权)人：上海集成电路研发中心有限公司，成都微光集电科技有限公司，
类型：发明
国别省市：上海;31