一种全数字逐次逼近寄存器延时锁定环制造技术

本发明专利技术公开了一种全数字逐次逼近寄存器的延时锁定环，包括四条数控延时线DCDL1_A和DCDL1_B、DCDL2_A和DCDL2_B、芯片1中的传统逐次逼近寄存器SAR控制器SAR_A、芯片2中的改进型SAR控制器SAR_B、两个相位比较器PC_A和PC_B、三个独热码译码器Decoder、时序控制电路TC和六个三态缓冲器，其中：通过调整DCDL2_A和DCDL2_B的延时量来补偿相位差，消除两个硅通孔TSV1和TSV2之间的传播延时波动引入的相位偏差。该全数字SARDLL具有宽工作频率范围、快速锁定，以及能消除不同TSV间传播延时波动影响的特点。

【技术实现步骤摘要】

本专利技术设及集成电路
，尤其设及一种全数字逐次逼近寄存器延时锁定 环。
技术介绍
随着半导体工艺水平和集成电路设计技术的进步，系统忍片 (System-〇n-a-Qiip,SoC)已经发展到S维集成电路（T虹eedimensionalintegrated circuit, 3DIC)阶段。在3DIC方案中，通过娃通孔灯虹OU曲SiliconVia,TSV)实现垂 直堆叠忍片间的互联技术因具有系统速度高的特点而被广泛研究。然而，由于忍片制造过 程中的瑕疵，不同娃通孔之间的传播延时存在较大的波动，因此，当娃通孔用于忍片间的时 钟分布时，需要考虑其延时波动对时钟同步电路的影响。 在高速SoC中，必须仔细设计全局时钟的时钟树和时钟网络布线W使模块间的时 钟偏差最小，锁相环（Phase-lockedloop,化L)和延时锁定环值elay-lockedloop,DLL) 被广泛地用于消除局部时钟和全局时钟之间的时钟偏差，与化L相比，化L具有无条件稳定 的特点，因此在不需要改变时钟信号频率的情况下，通常使用化L设计时钟同步电路。 3DIC忍片间的时钟同步电路要求具有工作频率范围宽、锁定速度快（即锁定 时间短）和能消除不同TSV间传播延时波动影响，与模拟延时锁定环相比，全数字延时锁 定环（All-digitaldelay-lockedloop,A孤LL)因具有锁定时间短、工作频率范围宽和 易于集成等优点而成为研究的热点，同时在综合考虑面积和锁定速度的条件下，逐次逼近 寄存器延时锁定环（Successiveapproximationregistercontrolleddelay-locked loop,SARDLL)是ADD化中的最优方案，但现有技术中并没有针对3DIC忍片间时钟同步电 路的SARD化方案。
技术实现思路
阳0化]本专利技术的目的是提供一种全数字逐次逼近寄存器延时锁定环，该全数字SARD化 具有宽工作频率范围、快速锁定、小面积、无谐波锁定和零延时陷阱问题，W及能消除不同 TSV间传播延时波动影响的特点。 一种全数字逐次逼近寄存器延时锁定环，所述全数字逐次逼近寄存器延时锁定环 SA畑化包括：四条数控延时线DCDL1_A和DCDL1_B、DCDL2_A和DCDL2_B、忍片1中的传统 逐次逼近寄存器SAR控制器SAR_A、忍片2中的改进型SAR控制器SAR_B、两个相位比较器 PC_A和PC_B、S个独热码译码器Decoder、时序控制电路TC和六个S态缓冲器组，其中： 通过调整所述DCDL2_A和DCDL2_B的延时量来补偿相位差，进而消除由于连接所 述忍片1和忍片2的两个娃通孔TSVl和TSV2之间的传播延时波动引入的相位偏差； 阳00引所述DCDL1_A和DCDL1_B用于消除忍片1的输入时钟diel_dk和忍片2的输出 时钟die2_c化之间的相位偏差； 其中，四条DCDL的每个延时单元均由一个与口和两个或非口构成，每个延时单元 所提供的延时量为两个或非口的延时之和。 由上述本专利技术提供的技术方案可W看出，该全数字SARD化具有宽工作频率范围、 快速锁定、小面积、无谐波锁定和零延时陷阱问题，W及能消除不同TSV间传播延时波动影 响的特点。【附图说明】 为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用 的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本 领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可W根据运些附图获得其他 附图。 图1为本专利技术实施例所提供全数字逐次逼近寄存器延时锁定环电路结构示意图； 图2为本专利技术实施例所述数控延时线DCDL的结构示意图； 图3为本专利技术实施例中改进型逐次逼近寄存器控制器SAR_B的工作示意图； 图4为本专利技术实例中忍片2(die2)中相位比较器PC_B的电路结构图； 图5为本专利技术实例中补偿TSV延时波动引起的相位差的时序图； 图6为本专利技术实例忍片1 (diel)中传统逐次逼近寄存器SAR_A的电路结构图； 图7为本专利技术实例中延时锁定环同步diel_c化和die2_c化的工作时序图； 图8为本专利技术实例中忍片1 (diel)中时序电路TC的电路结构图； 图9为本专利技术实例中工作频率为333. 33MHz时的服IM晶体管级仿真结果示意图； 图10为工作频率为1. 2GHz时服IM晶体管级仿真结果示意图。【具体实施方式】 下面结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整 地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本 专利技术的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施 例，都属于本专利技术的保护范围。 本专利技术实施例采用可复位数控延时线（digital-controlleddelayline,DCDL) 方案，通过改进系统架构和传统SAR控制器的电路结构，实现了一个满足3DIC忍片间时 钟同步要求的SARD化方案。下面将结合附图对本专利技术实施例作进一步地详细描述，如图 1所示为本专利技术实施例所提供全数字逐次逼近寄存器延时锁定环电路结构示意图，该全数 字SA畑化包括：四条数控延时线DCDL1_A和DCDL1_B、DCDL2_A和DCDL2_B、忍片1 0iel) 中的传统逐次逼近寄存器（Successiveapproximationregister,SAR)控制器SAR_A、忍 片2值ie2)中的改进型SAR控制器SAR_B、两个相位比较器PC_A和PC_B、S个独热码译码 器Decoder、时序控制电路TC和六个S态缓冲器组化uf_A、buf_B、buf_C、buf_D、buf_E和 bufj)，其中： 通过调整所述DCDL2_A和DCDL2_B的延时量来补偿相位差，进而消除由于连接所 述忍片1和忍片2的两个娃通孔TSVl和TSV2之间的传播延时波动引入的相位偏差； 阳02引 所述DCDL1_A和DCDL1_B用于消除忍片l(diel)的输入时钟diel_dk和忍片 2(die2)的输出时钟die2_c化之间的相位偏差。 阳0%] 具体实现中，上述所设及到的四条DCDL的结构如图2所示，图2中：DCDL的每个延 时单元均由一个与口和两个或非口构成，信号CAin为进入该DCDL的时钟信号；信号rst_ dcdl在时钟信号进入DCDL之前负责清除DCDL中的残留时钟信号；信号SCOde控制时钟信 号clkin从那个延时单元进入DCDL中，并向右传播。每个延时单元提供的延时量为两个或 非口的延时之和，也即DCDL的分辨率。 另外，在所述改进型SAR控制器SAR_B中： 当传统SAR产生控制字b2A时，通过增加的异或口和数据选择器产生另一路控制 字b2B，且两路控制字互补，当一个增加时，另一个就减小，依此来消除TSVl和TSV2之间延 时波动引起的相位偏差。 在整个工作频率范围内，所述全数字SARD化的锁定时间恒为40个系统时钟周期； 同时当锁定时，所述die2_c化和diel_c化之间相差一个时钟周期，无谐波锁定问题，具体 来说，所述die2_c化和diel_c化之间相差一个时钟周期，满足如下公式： 在上述公式中，TdWCik本文档来自技高网...

【技术保护点】
一种全数字逐次逼近寄存器延时锁定环，其特征在于，所述全数字逐次逼近寄存器的延时锁定环SARDLL包括：四条数控延时线DCDL1_A和DCDL1_B、DCDL2_A和DCDL2_B、芯片1中的传统逐次逼近寄存器SAR控制器SAR_A、芯片2中的改进型SAR控制器SAR_B、两个相位比较器PC_A和PC_B、三个独热码译码器Decoder、时序控制电路TC和六个三态缓冲器，其中：通过调整所述DCDL2_A和DCDL2_B的延时量来补偿相位差，进而消除由于连接所述芯片1和芯片2的两个硅通孔TSV1和TSV2之间的传播延时波动引入的相位偏差；所述DCDL1_A和DCDL1_B用于消除芯片1的输入时钟die1_clk和芯片2的输出时钟die2_clk之间的相位偏差；其中，四条DCDL的每个延时单元均由一个与门和两个或非门构成，每个延时单元所提供的延时量为两个或非门的延时之和。

【技术特征摘要】

【专利技术属性】
技术研发人员：徐太龙，黄慧，李瑶，薛峰，高先和，蔡志匡，胡学友，查长军，郑娟，孟硕，
申请(专利权)人：合肥学院，
类型：发明
国别省市：安徽;34