半导体器件制造技术

本发明专利技术提供一种半导体器件，包括：衬底、位于衬底表面的外延层、位于外延层中的器件区和位于所述外延层表面的下沉层，其中：衬底中与外延层相接触且正对于下沉层的区域设置有埋层，该埋层的杂质浓度高于衬底中的杂质浓度；位于外延层中，围绕下沉层和埋层外围分别设置有第一扩散区和第二扩散区；所述第一扩散区分别与第二扩散区和器件区的源区相互接触；其中，所述下沉层、埋层，第一扩散区与第二扩散区中的杂质导电类型相同。本发明专利技术实施例有效解决了现有技术中制造如射频-横向双扩散金属氧化物半导体场效应晶体管，其在进行下沉层高温驱入时浓掺杂衬底中杂质上扩导致有效外延层厚度减小，进而使器件击穿电压下降的技术问题。

【技术实现步骤摘要】

本专利技术涉及半导体
，尤其涉及一种半导体器件。
技术介绍
目前，在射频-横向双扩散金属氧化物半导体场效应晶体管(RadioFrequency-LateralDouble-DiffusedMetal-Oxide-SemiconductorField-EffectTransistor，RF-LDMOS)的结构中采用的典型特征是背源技术，即源极从器件背面引出。该技术对应的传统方法是通过下沉层注入(一般是P型离子硼)和驱入的方式，利用下沉层将源极引到背面。这种方法需要长时间的高温驱入才能把下沉层中的注入离子驱入到P型高浓度衬底，让下沉层和衬底连接起来，从而以衬底作为背面引出源极。图1为现有RF-LDMOS中利用背源技术形成的衬底和外延层部分结构，包括：浓掺杂衬底1、外延层2、下沉层3、下沉层3的下扩区4、浓掺杂衬底1的上扩区5。其中，浓掺杂衬底1和下沉层3中的掺杂类型相同；下沉层3的下扩区4和浓掺杂衬底1的上扩区5分别为器件在进行背源技术的高温驱入后对应的下沉层3和浓掺杂衬底1中的掺杂离子扩散到外延层2中所形成的结构。对于n型RF-LDMOS来说，衬底和外延层都是掺杂的P型硼离子，下沉层注入离子也是P型的硼离子。P型浓衬底由于掺杂的是硼(硼离子原子质量小，高温下在半导体中很容易扩散)，所以在高温热过程中，不可避免的会快速向上扩散，挤占了P型外延层的空间，使得外延层厚度大幅度减少。对于RF-LDMOS，其击穿电压主要由外延层的厚度决定，外延层厚度越小，击穿电压越小。因此，在具体制备工艺过程中，根据击穿电压的需要，如果外延厚度预计为T，那么实际生产时，会将外延层厚度设置为2T，原因就是需要把浓掺杂衬底的上扩距离考虑进去。但是过厚的外延厚度，又会增加下沉层和衬底相连的难度，同时也会增大导通电阻，这对器件性能是不利的。
技术实现思路
本专利技术提供一种半导体器件，用以解决现有技术制造的RF-LDMOS，其在进行下沉层高温驱入时浓掺杂衬底上扩导致的有效外延层厚度减小，器件击穿电压下降的技术问题。本专利技术实施例提供一种半导体器件，包括：衬底、位于所述衬底表面的外延层、位于所述外延层中的器件区和位于所述外延层表面的下沉层，其中：所述衬底中与所述外延层相接触且正对于所述下沉层的区域设置有埋层，所述埋层的杂质浓度高于所述衬底中的杂质浓度；位于所述外延层中，围绕所述下沉层和所述埋层外围分别设置有第一扩散区和第二扩散区；所述第一扩散区分别与所述第二扩散区和所述器件区的源区相互接触；其中，所述下沉层、所述埋层，所述第一扩散区与所述第二扩散区中的杂质导电类型相同。本专利技术提供的半导体器件，通过在衬底中与外延层相接触且正对于下沉层的区域设置埋层，该埋层的杂质浓度高于衬底中的杂质浓度；使得下沉层在高温驱入过程中，埋层中的杂质同时扩散到外延层中形成第二扩散区；在通过第二扩散区与下沉层高温下扩形成的第一扩散区相接触来达到下沉层与衬底相接触的目的，缩短了下沉层的热驱入时间，从而减少衬底中的杂质向半导体器件中的漂移区进行扩散的时间，减小了衬底上扩的厚底，从而提高了整个器件的击穿电压。附图说明图1为现有RF-LDMOS中利用背源技术形成的衬底和外延层剖面示意图；图2为本专利技术实施例提供的半导体器件的剖面示意图；图3a为本专利技术实施例提供的在衬底上光刻形成埋层图形的方法示意图；图3b为本专利技术实施例提供的硼离子注入形成埋层的方法示意图；图3c为本专利技术实施例提供的在衬底上形成埋层的结构示意图；图4a为本专利技术实施例提供的在衬底上沉积氧化层后的结构示意图；图4b为本专利技术实施例提供的在氧化层上光刻形成埋层图形的方法示意图；图4c为本专利技术实施例提供的刻蚀氧化层的方法示意图；图4d为本专利技术实施例提供的另一个硼离子注入方法示意图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述。为了方便说明，放大或者缩小了不同层和区域的尺寸，所以图中所示大小和比例并不一定代表实际尺寸，也不反映尺寸的比例关系。图2为本专利技术实施例提供的半导体器件的剖面示意图。如图2所示，该器件结构具体包括：衬底201、位于衬底201表面的外延层202、位于外延层202中的器件区和位于外延层表面的下沉层203，其中：衬底201中与外延层202相接触且正对于下沉层203的区域设置有埋层204，该埋层204的杂质浓度高于衬底中的杂质浓度；位于外延层202中，围绕下沉层203和埋层204外围分别设置有第一扩散区205和第二扩散区206；其中，第一扩散区205分别与第二扩散区206和器件区的源区相互接触；其中，上述下沉层203、埋层204，第一扩散区205与第二扩散区206中的杂质导电类型相同。上述衬底201具体可以为具有浓掺杂的半导体材料，如硅、锗、氮化镓、砷化镓等材料，掺入杂质可以为导电类型为P型的杂质，如硼；也可以是导电类型为N型的杂质，如磷、砷，锑。由于现有工艺制备如N型衬底的RF-LDMOS时，N型的杂质如磷、等离子相对于P型离子其原子量较大，即使在器件制备过程中对器件进行高温处理，其热量也不会使衬底层内N型离子大量扩散到外延层中，影响外延层中漂移区所在位置下方的有效外延层厚度。因此本实施例所示的半导体器件的结构类型更适用于衬底为浓掺杂且掺入杂质为P型杂质的RF-LDMOS器件的结构类型。本实施例中，外延层202为掺入杂质如硼，磷，砷，锑等的硅、锗、氮化镓、砷化镓等材料。本实施例中，位于外延层202中的器件区具体为所制备半导体器件在外延层202中所对应的器件区域。本领域技术人员可以理解为该器件区域为实现某一半导体器件功能所必备的器件结构部分，如包括源区、漏区、栅极、阱区和沟道等结构区域。本专利技术上述实施例中重点关注的是该器件区中源区与所制备的半导体器件的下沉层203、埋层204、第一扩散区205和第二扩散区206之间的位置关系，而对于该器件区中的半导体器件的具体类型和结构并不加以限定。换言之，本实施例所示的半导体器件可以为任何种类的现有半导体器件。本实施例中，在衬底201中与外延层202相接触且正对于下沉层203的区域设置有埋层204，该埋层204的杂质浓度高于衬底201中的杂质浓度。具体的，在衬底201表面形成埋层204的一种具体实现方式为：在衬底本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：衬底、位于所述衬底表面的外延层、位于所述外延层中的器件区和位于所述外延层表面的下沉层，其中：所述衬底中与所述外延层相接触且正对于所述下沉层的区域设置有埋层，所述埋层的杂质浓度高于所述衬底中的杂质浓度；位于所述外延层中，围绕所述下沉层和所述埋层外围分别设置有第一扩散区和第二扩散区；所述第一扩散区分别与所述第二扩散区和所述器件区的源区相互接触；其中，所述下沉层、所述埋层，所述第一扩散区与所述第二扩散区中的杂质导电类型相同。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底、位于所述衬底表面的外
延层、位于所述外延层中的器件区和位于所述外延层表面的下沉层，其中：
所述衬底中与所述外延层相接触且正对于所述下沉层的区域设置有埋
层，所述埋层的杂质浓度高于所述衬底中的杂质浓度；
位于所述外延层中，围绕所述下沉层和所述埋层外围分别设置有第一扩
散区和第二扩散区；所述第一扩散区分别与所述第二扩散区和所述器件区的
源区相互接触；
其中，所述下沉层、所述埋层，所述第一扩散区与所述第二扩散区中的
杂质导电类型相同。
2.根据权利要求1所述的半导体器件，其特征在于，还包括：
位于所述外延层中，靠近所述衬底表面设置有第三扩散区；所述第三扩
散区的杂质导电类型与所述衬底中的杂质的导电类型相同。
3.根据权利要求1或2...

【专利技术属性】
技术研发人员：闻正锋，马万里，赵文魁，黄杰，
申请(专利权)人：北大方正集团有限公司，深圳方正微电子有限公司，
类型：发明
国别省市：北京;11