本发明专利技术公开了一种像素电路，包含第一晶体管、电容元件、发光元件、第二晶体管以及第三晶体管。第一晶体管包含栅极与半导体层，半导体层包含通道区、源极区、第一漏极区以及第二漏极区。通道区的第一部分连接源极区，通道区的第二部分连接第一漏极区，通道区的第三部分连接第二漏极区，第二部分的通道宽度大于第三部分的通道宽度。电容元件之一端与第一晶体管之栅极电性连接。第二晶体管包含直接连接第二漏极区的源极区以及电性连接发光元件的漏极区。第三晶体管包含直接连接第一漏极区的源极区以及电性连接电容元件之一端的漏极区。
【技术实现步骤摘要】
本专利技术是关于一种像素电路。
技术介绍
近年来，有机发光二极管(Organic Light-Emitting D1de, 0LED)由于具有能自发光、对比度高，色域广、功耗低、易于实现柔性显示等优点，成为新兴的平板显示设备中重要的发光元件。在有机发光二极管显示面板的多个像素电路中，每一个像素中都包括一驱动晶体管，其中驱动晶体管的阈值电压(threshold voltage)往往对流过有机发光二极管的电流产生影响。由于工艺上的困难，每个驱动晶体管不可能具备完全一致的性能参数，此阈值电压对电流的影响会使得显示面板容易有亮度不均的问题。
技术实现思路
于本专利技术的多个实施方式中，藉由设计回馈电路消除阈值电压对电流的影响，并设计单一的晶体管(如:第一晶体管Ml)具有二个不同通道宽度的通道区CH1，则回馈电流所通过前述晶体管的通道区的宽度较宽，以增大回馈电流以便于快速充电，藉以克服回馈电路因电容未达饱和所衍伸的问题。此外，并设计驱动电流所通过前述晶体管的的通道区的宽度较窄，藉以防止因电流偏移而放大显示器亮度不均匀的问题。本专利技术的多个实施方式提供一种像素电路，包含第一晶体管、电容元件、发光元件、第二晶体管以及第三晶体管。第一晶体管包含半导体层、栅极以及绝缘层。半导体层包含通道区、源极区、第一漏极区以及第二漏极区。通道区的第一部分连接源极区，通道区的第二部分连接第一漏极区，通道区的第三部分连接第二漏极区，第二部分的通道宽度大于第三部分的通道宽度，源极区电性连接电压供应端。栅极与通道区部分重叠。绝缘层设置于栅极与通道区之间。电容元件具有第一端与第二端，电容元件的第一端与第一晶体管的栅极电性连接。电容元件的第二端电性连接电位源。第二晶体管包含半导体层、栅极以及绝缘层。第二晶体管的半导体层包含通道区、源极区以及漏极区，通道区连接于源极区与漏极区之间，源极区直接连接第一晶体管的第二漏极区，漏极区电性连接发光元件。第二晶体管中半导体层的通道区的通道宽度小于第一晶体管中半导体层的通道区的第二部分的通道宽度。第二晶体管的栅极与通道区部分重叠。第二晶体管的绝缘层设置于栅极与通道区之间。第三晶体管包含半导体层、栅极以及绝缘层。第三晶体管的半导体层包含通道区、源极区以及漏极区，通道区连接于源极区与漏极区之间，源极区直接连接第一晶体管的第一漏极区，漏极区电性连接电容元件的第一端。第三晶体管中半导体层的通道区的通道宽度小于第一晶体管中半导体层的通道区的第二部分的通道宽度。第三晶体管的栅极与通道区部分重叠。第三晶体管的绝缘层设置于栅极与通道区之间。于本专利技术的一个或多个实施方式中，像素电路更包含第四晶体管、第五晶体管以及第六晶体管。第四晶体管包含半导体层、栅极以及绝缘层。半导体层包含通道区、源极区、漏极区，其中通道区连接于源极区与漏极区之间，源极区直接连接起始电压端，漏极区直接连接电容元件的第一端，且第四晶体管中半导体层的通道区的通道宽度小于第一晶体管中半导体层的通道区的第二部分的通道宽度。栅极与通道区部分重叠。绝缘层设置于栅极与通道区之间。第五晶体管包含半导体层、栅极以及绝缘层。半导体层包含通道区、源极区、漏极区，其中通道区连接于源极区与漏极区之间，源极区直接连接电压供应端，漏极区直接连接第一晶体管的源极区，其中电容元件的第二端所电性连接的电位源为电压供应端，且第五晶体管中半导体层的通道区的通道宽度小于第一晶体管中半导体层的通道区的第二部分的通道宽度。栅极与通道区部分重叠。绝缘层设置于栅极与通道区之间。第六晶体管包含半导体层、栅极以及绝缘层。半导体层包含通道区、源极区、漏极区，其中通道区连接于源极区与漏极区之间，源极区直接连接数据输入端，漏极区直接连接第一晶体管的源极区，且第六晶体管中半导体层的通道区的通道宽度小于第一晶体管中半导体层的通道区的第二部分的通道宽度。栅极与通道区部分重叠。绝缘层设置于栅极与通道区之间。于本专利技术的一个或多个实施方式中，像素电路更包含第四晶体管。第四晶体管包含半导体层、栅极以及绝缘层。半导体层包含通道区、源极区、漏极区，其中通道区连接于源极区与漏极区之间，源极区直接连接第三晶体管的漏极区，漏极区直接连接电容元件的第一端，且第四晶体管中半导体层的通道区的通道宽度小于第一晶体管中半导体层的通道区的第二部分的通道宽度。栅极与通道区部分重叠。绝缘层设置于栅极与通道区之间。于本专利技术的一个或多个实施方式中，像素电路更包含第五晶体管、第六晶体管以及第七晶体管。第五晶体管包含半导体层、栅极以及绝缘层。半导体层包含通道区、源极区、漏极区，其中通道区连接于源极区与漏极区之间，源极区直接连接起始电压端，漏极区直接连接第三晶体管的漏极区，且第五晶体管中半导体层的通道区的通道宽度小于第一晶体管中半导体层的通道区的第二部分的通道宽度。栅极与通道区部分重叠。绝缘层设置于栅极与通道区之间。第六晶体管包含半导体层、栅极以及绝缘层。半导体层包含通道区、源极区、漏极区，其中通道区连接于源极区与漏极区之间，源极区直接连接数据输入端，漏极区直接连接电容元件的第二端，且第六晶体管中半导体层的通道区的通道宽度小于第一晶体管中半导体层的通道区的第二部分的通道宽度。栅极与通道区部分重叠。绝缘层设置于栅极与通道区之间。第七晶体管包含半导体层、栅极以及绝缘层。半导体层包含通道区、源极区、漏极区，其中通道区连接于源极区与漏极区之间，源极区直接连接起始电压端，漏极区直接连接电容元件的第二端，其中电容元件的第二端所电性连接的电位源为数据输入端或该起始电压端，且第七晶体管中半导体层的通道区的通道宽度小于第一晶体管中半导体层的通道区的第二部分的通道宽度。栅极与通道区部分重叠。绝缘层设置于栅极与通道区之间。本专利技术的多个实施方式提供一种像素电路，包含第一晶体管、第二晶体管、第三晶体管、电容元件以及发光元件。第一晶体管具有栅极、第一通道区、第二通道区、源极区、第一漏极区与第二漏极区，第一通道区与第二通道区的一端皆连接于源极区，第一通道区的另一端连接第一漏极区，第二通道区的另一端连接于第二漏极区，第一通道区的通道宽度大于第二通道区的通道宽度，且栅极与第一通道区及第二通道区重叠，而该源极区电性连接第一电压供应端。第二晶体管具有栅极、通道区、源极区与漏极区，其中通道区连接于源极区与漏极区之间，源极区直接连接第一晶体管的第二漏极区，第二晶体管中通道区的通道宽度小于第一晶体管中第一通道区的通道宽度，且栅极与通道区重叠。第三晶体管具有栅极、通道区、源极区与漏极区，其中通道区连接于源极区与漏极区之间，源极区直接连接第一晶体管的第一漏极区，第三晶体管中通道区的通道宽度小于第一晶体管中第一通道区的通道宽度，且栅极与通道区重叠。电容元件具有第一端与第二端，电容元件的第一端电性连接于第一晶体管的栅极与第三晶体管中漏极区，电容元件的第二端电性连接电位源。发光元件具有第一端与第二端，发光元件的第一端电性连接第二晶体管中漏极区，且发光元件的第二端电性连接第二电压供应端。于本专利技术的一个或多个实施方式中，像素电路更包含第四晶体管、第五晶体管以及第六晶体管。第四晶体管包含半导体层、栅极以及绝缘层。半导体层包含通道区、源极区、漏极区，其中通道区连接于源极区与漏极区之间，源极区直接连接起始电压端，漏本文档来自技高网...
【技术保护点】
一种像素电路，其特征在于，包含：一第一晶体管，包含：一半导体层，包含一通道区、一源极区、一第一漏极区以及一第二漏极区，其中该通道区的一第一部分连接该源极区，该通道区的一第二部分连接该第一漏极区，该通道区的一第三部分连接该第二漏极区，该通道区的该第二部分的通道宽度大于该第三部分的通道宽度，该源极区电性连接一电压供应端；一栅极，与该通道区部分重叠；以及一绝缘层，设置于该栅极与该通道区之间；一电容元件，具有一第一端与一第二端，该电容元件的该第一端与该第一晶体管的该栅极电性连接，该电容元件的该第二端电性连接一电位源；一发光元件；一第二晶体管，包含：一半导体层，包含一通道区、一源极区、一漏极区，其中该通道区连接于该源极区与该漏极区之间，该源极区直接连接该第一晶体管的该第二漏极区，该漏极区电性连接该发光元件，且该第二晶体管中该半导体层的该通道区的通道宽度小于该第一晶体管中该半导体层的该通道区的该第二部分的通道宽度；一栅极，与该通道区部分重叠；以及一绝缘层，设置于该栅极与该通道区之间；以及一第三晶体管，包含：一半导体层，包含一通道区、一源极区、一漏极区，其中该通道区连接于该源极区与该漏极区之间，该源极区直接连接该第一晶体管的该第一漏极区，该漏极区电性连接该电容元件的该第一端，且该第三晶体管中该半导体层的该通道区的通道宽度小于该第一晶体管中该半导体层的该通道区的该第二部分的通道宽度；一栅极，与该通道区部分重叠；以及一绝缘层，设置于该栅极与该通道区之间。...
【技术特征摘要】
...
【专利技术属性】
技术研发人员：叶啟宇，胡晟民，黄彦士，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：中国台湾;71
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