本发明专利技术涉及存储器领域，尤其涉及一种三维阻变存储器的制备方法。提供一半导体衬底，制备第一绝缘层覆盖半导体衬底的表面后，制备金属位线层贯穿第一绝缘层至半导体衬底的表面，制备第一薄膜层覆盖第一绝缘层及金属位线层的表面后，按照从下至上顺序依次制备第二薄膜层和第三薄膜层于第三薄膜层之上形成沿子线阵列方向及位线阵列方向呈阵列分布的多个牺牲柱；以多个牺牲柱为掩膜，依次刻蚀第一薄膜层、第二薄膜层及第三薄膜层至第一绝缘层的上表面，去除多个牺牲柱后，在第一绝缘层之上形成多个相互隔离的双向选通管，基于多个相互隔离的双向选通管制备位于金属位线层之上的若干第一相变单元；于若干第一相变单元之上形成金属字线层。
【技术实现步骤摘要】
本专利技术涉及存储器领域，尤其涉及。
技术介绍
存储器的发展追求高速度，高集成密度，高数据保持力，低功耗等。在存储器结构的研究中，二极管阵列器件及其高密度阻变存储器是目前比较关心的部分，目前用于存储器的驱动器件的研制与开发主要集中在NM0SFET，三极管和二极管以及在此基础上的一些新的器件结构，M0SFET作为一种主流的半导体器件，由于其成熟的工艺技术和相对较低的成本以及为维持其庞大的45nmCM0S单元库的可使用性，大多企业采用标准的M0SFET+相变电阻(1T1R)的结构，如此，为获得足够大的驱动电流以保证所有存储单元工作正常，每个存储单元的选通的M0S管也必须足够大，从而使存储单元面积扩大造成密度降低，二极管作为选通器件成为实现高密度，大容量相变存储器产业化的必然选择。在目前成熟的各类存储器中，M0SFET被广泛的用作选择开关器件，相变存储器在执行RESET操作时，需要提供较大的瞬间电流。如果选择M0SFET作为选择开关，就必须增加沟道宽度来满足大电流的需求，单元面积也相应增加。因此以M0SFET作为选通器件就无法参与高密度大容量存储器的竞争。为提高选择开关器件的电流驱动能力，同时保持存储单元面积不变，双极型器件是最佳的选择，而双极型驱动器件的开发和制备成为了实现高密度，大容量相变存储器芯片产业化的关键。目前已经商用的阻变存储器技术是基于二维(2D)工艺的技术，主要用于替代N0R型闪存。虽然器件性能较闪存有很大提升，但是芯片成本与NAND型闪存，特别是三维(3D)NAND闪存存在较大差距。为了使阻变存储技术在成本上更具有优势，进一步提升存储密度，intel和Micron联合开发了基于0TS选通管的3D堆叠阻变存储技术。Hynix在金属层之上制备多晶硅二极管作为选通器件以实现阻变存储单元的堆叠。如何制备可堆叠的选通器件是3D存储技术的关键。0TS是一种新的合金材料，如何低成本的实现与CMOS工艺的集成是一个难题，此外在先进CMOS工艺制程(40nm/28nm/14nm)中更加难以实现集成。
技术实现思路
针对现有技术中存在的问题，本专利技术提出了，以实现高速度，高密度，大容量的相变存储器芯片的设计和生产，大幅的降低工艺流程的成本。本专利技术采用如下技术方案:，所述制备方法包括:步骤S1，提供一半导体衬底，制备第一绝缘层覆盖所述半导体衬底的表面后，制备金属位线层贯穿所述第一绝缘层至所述半导体衬底的表面；步骤S2，沿所述金属位线层延伸方向，制备第一薄膜层覆盖所述第一绝缘层及所述金属位线层的表面后，按照从下至上顺序依次制备第二薄膜层和第三薄膜层；步骤S3，于所述第三薄膜层之上形成沿子线阵列方向及位线阵列方向呈阵列分布的多个牺牲柱；步骤S4，以所述多个牺牲柱为掩膜，依次刻蚀所述第一薄膜层、所述第二薄膜层及所述第三薄膜层至所述第一绝缘层的上表面，去除所述多个牺牲柱后，在所述第一绝缘层之上形成多个相互隔离的双向选通管；步骤S5，基于所述多个相互隔离的双向选通管制备位于所述金属位线层之上的若干第一相变单元；步骤S6，于所述若干第一相变单元之上形成金属字线层，并沿所述金属字线层延伸方向，重复步骤S2?步骤S5，以形成位于所述金属字线层之上的若干第二相变单元；步骤S7，基于所述若干第一相变单元和所述若干第二相变单元制备所述三维阻变存储器。优选的，所述步骤S4还包括:形成所述双向选通管后，制备第二绝缘层覆盖第一绝缘层和所述金属位线层暴露的表面，并将保留的所述牺牲柱的上表面予以暴露。优选的，所述步骤S4还包括:制备所述第二绝缘层后，去除所述牺牲柱。优选的，所述步骤S4还包括:去除所述牺牲柱后，制备电极层覆盖所述第二绝缘层和所述第三薄膜层。优选的，所述步骤S5中:制备所述电极层后，沉积第三绝缘层覆盖所述电极层，并磨平所述第二绝缘层上的所述电极层和所述第三绝缘层，以将所述电极层隔离开形成所述第一相变单元。优选的，所述步骤S5还包括:涂上光刻胶并空出空出两根位线之间的宽度区域。优选的，所述步骤S5还包括:对所述宽度区域进行刻蚀并且刻蚀停止于所述金属位线层，形成弯折的电极层后去除所述光刻胶。优选的，所述步骤S5还包括:沉积第四绝缘层填充刻蚀的区域，并对所述第四绝缘层进行平坦化工艺，使所述第四绝缘层与所述电极层的表面平齐。优选的，所述步骤S5还包括:对所述电极层进行回刻，形成凹槽，并在所述凹槽中沉积阻变材料层。优选的，所述步骤S6中:于所述阻变材料层上制备贯穿于第五绝缘层的上电极材料层，并于所述上电极材料层上继续制备所述金属字线层。本专利技术的有益效果是:本专利技术提出一种90°旋转加热电极的三维阻变存储器结构及制备方法，包括采用氮化物夹层结构制备双向选通管，阻变加热电极的制备采用牺牲材料去除后镶嵌的方法，与主流金属栅工艺兼容，采用字线位线交替互换，加热电极90°旋转的三维堆叠方式。具有与主流金属栅铜互连工艺兼容，制造成本低，芯片密度大，工艺简单的特点。【附图说明】图la_19a为本专利技术沿位线阵列(BL)方向的截面图；图lb_19b为本专利技术沿字线阵列(WL)方向的截面图。【具体实施方式】需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可以相互组合。下面结合附图对本专利技术的【具体实施方式】作进一步的说明:本专利技术提出的一种90°旋转加热电极的三维阻变存储器结构及制备方法。图la-19a是沿位线阵列(BL)方向的截面图，图lb_19b是沿字线阵列(WL)方向的截面图。本专利技术的具体实施例中省略了很多标准CMOS工艺的步骤，主要强调如何在CMOS逻辑工艺中制备90°旋转电极的三维阻变存储器存储单元。本实施例中附图对应标号的含义如下所列:1是起始硅晶圆，其包括已经制备好的CMOS电路区域，二极管功能区域等；2是绝缘层，通常是二氧化硅，氮化物等；3是金属层，材料优先为铜；4是双向选通管正极材料，材料为TiN或TaN ；5是双向选通管负极材料，材料为SiNx或AsTeGeSiN ；6是牺牲材料；7是绝缘层，材料选择二氧化硅，氮化物等；8是加热电极材料，优先为氮化钛和钨；9是绝缘材料；10是光刻胶；11是绝缘材料；12是凹槽，WL截面上的Y型凹槽，12r是阻变存储单元材料，可以是相变材料，优选的相变材料为锗锑碲(GeSbTe)、锑碲(SbTe)等及其掺杂物，也可以是阻变材料，优选材料为钙钛矿氧化物，过渡金属氧化物等；13是上电极材料，优先氮化钛。本实施例提出的一种90°旋转加热电极的三维阻变存储器结构及制备方法【具体实施方式】包括以下步骤。步骤一:选用已经制备好CMOS电路区域，双极型晶体管电路区域，二极管电路区域等功能区域的单晶硅晶圆作为起始衬底1，在起始衬底1上制备金属位线层3，如图la-b所示，位线与位线之间用材料2进行绝缘隔离，通常绝缘材料(第一绝缘层)可选氧化物，氮化物或者是二者的结合物。金属位线材料3为金属材料铜，厚度在5nm?500nm。此金属层也可用于外围CMOS电路的互连。步骤二:在步骤一制备好的材料当前第1页1 2 本文档来自技高网...
【技术保护点】
一种三维阻变存储器的制备方法，其特征在于，所述制备方法包括：步骤S1，提供一半导体衬底，制备第一绝缘层覆盖所述半导体衬底的表面后，制备金属位线层贯穿所述第一绝缘层至所述半导体衬底的表面；步骤S2，沿所述金属位线层延伸方向，制备第一薄膜层覆盖所述第一绝缘层及所述金属位线层的表面后，按照从下至上顺序依次制备第二薄膜层和第三薄膜层；步骤S3，于所述第三薄膜层之上形成沿子线阵列方向及位线阵列方向呈阵列分布的多个牺牲柱；步骤S4，以所述多个牺牲柱为掩膜，依次刻蚀所述第一薄膜层、所述第二薄膜层及所述第三薄膜层至所述第一绝缘层的上表面，去除所述多个牺牲柱后，在所述第一绝缘层之上形成多个相互隔离的双向选通管；步骤S5，基于所述多个相互隔离的双向选通管制备位于所述金属位线层之上的若干第一相变单元；步骤S6，于所述若干第一相变单元之上形成金属字线层，并沿所述金属字线层延伸方向，重复步骤S2～步骤S5，以形成位于所述金属字线层之上的若干第二相变单元；步骤S7，基于所述若干第一相变单元和所述若干第二相变单元制备所述三维阻变存储器。
【技术特征摘要】
【专利技术属性】
技术研发人员：亢勇，
申请(专利权)人：上海新储集成电路有限公司，
类型：发明
国别省市：上海;31
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