一种CMOS结构及其制造方法技术

本发明专利技术提供了一种CMOS结构及其制造方法，包括：衬底；器件隔离区，所述器件隔离区将衬底分隔成第一区域和第二区域；所述第一区域中包括第一、第二鳍片，第一源区、第一漏区分别位于第一、第二鳍片顶部区域，构成具有U型沟道的NMOS结构；所述第二区域中包括第三、第四鳍片，第二源区、第二漏区分别位于第三、第四鳍片顶部区域，构成具有U型沟道的PMOS结构；栅极叠层；隔离区。本发明专利技术在现有FinFET工艺的基础上提出了一种新的器件结构，使器件的栅长不受footprint尺寸限制，有效地解决了短沟道效应所带来的问题。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件制造方法，具体地，涉及一种CMOS制造方法。技术背景摩尔定律指出:集成电路上可容纳的晶体管数目每隔18个月增加一倍，性能也同时提升一倍。目前，随着集成电路工艺和技术的发展，先后出现了二极管、MOSFET、FinFET等器件，节点尺寸不断减小。然而，2011年以来，硅晶体管已接近了原子等级，达到了物理极限，由于这种物质的自然属性，除了短沟道效应以外，器件的量子效应也对器件的性能产生了很大的影响，硅晶体管的运行速度和性能难有突破性发展。因此，如何在在无法减小特征尺寸的情况下，大幅度的提升硅晶体管的性能已成为当前亟待解决的技术难点。
技术实现思路
本专利技术提供了一种新型CMOS结构及其制造方法，在现有工艺的基础上使用一种新的器件结构，即u型沟道的FinFET作为CMOS中的晶体管，使器件的栅长不受footprint尺寸限制，有效地解决了短沟道效应所带来的问题。具体的，该结构包括:衬底；器件隔离区，所述器件隔离区将衬底分隔成第一区域和第二区域；所述第一区域中包括第一鳍片和第二鳍片，第一源区、第一漏区分别位于第一、第二鳍片顶部区域，构成具有u型沟道的NM0S结构；所述第二区域中包括第三鳍片和第四鳍片，第二源区、第二漏区分别位于第三、第四鳍片顶部区域，构成具有u型沟道的PM0S结构；栅极叠层，所述栅极叠层覆盖所述衬底和部分第一、第二、第三、第四鳍片底部的部分区域；隔离区，所述隔离区用于隔离所述第一、第二源区、第一、第二漏区和栅极叠层。其中，构成所述第一区域的材料的电子迁移率大于硅中的电子迁移率。 其中，构成所述第一区域的材料为三五族化合物半导体材料。其中，构成所述第二区域的材料的空穴迁移率大于硅中的空穴迁移率。其中，构成所述第二区域的材料为锗。其中，所述第一、第二、第三、第四鳍片具有相同的高度、厚度和宽度。其中，所述第一鳍片和第二鳍片之间的距离与第三鳍片和第四鳍片的距离相等，为5?50nmo其中，所述器件隔离区的材料为二氧化硅和/或氮化硅。其中，所述栅极叠层的高度为所述第一、第二、第三、第四鳍片高度的1/2?3/4。相应的，本专利技术还提出了一种CMOS器件制造方法，包括:a.提供衬底；b.在所述衬底上形成器件隔离区，所述器件隔离区将衬底分隔成第一区域和第二区域；c.在所述第一区域中形成第一衬底，在所述第二区域中形成第二衬底；d.在所述第一衬底上形成NM0S结构，所述第二衬底上形成PM0S结构，所述NM0S和PM0S结构为具有U型沟道的FinFET器件。其中，在步骤b中，形成所述器件隔离区的方法为:在衬底上形成深孔，所述深孔将衬底平均的分隔成第一区域和第二区域；在所述深孔中填充隔离介质。其中，在步骤c中，形成所述第一、第二衬底的方法为:刻蚀衬底，在被所述隔离介质曾包围的第一区域和第二区域中形成第一、第二空位；在所述第一空位中填充第一衬底材料，形成第一区域；在所述第二空位中填充第二衬底材料，形成第二区域。其中，形成第一区域时，采用原位掺杂的方法，在鳍片顶端形成一定的杂质分布；其中，所述杂质类型为N型杂质,其掺杂浓度为5.0el7cm 3?5.0el9cm 3。其中，形成第二区域时，采用原位掺杂的方法，在鳍片顶端形成一定的杂质分布，所述杂质类型为P型杂质，其掺杂浓度为5.0el7cm 3?5.0el9cm 3。其中，在步骤d中，形成所述具有U型沟道的FinFET器件的方法为:在所述第一、第二衬底材料中形成第一鳍片、第二鳍片、第三鳍片、第四鳍片；在所述第一、第二、第三、第四鳍片之间形成栅极叠层，所述栅极叠层覆盖所述第一、第二、第三、第四鳍片底部的部分区域；在所述栅极叠层上方的第一、第二、第三、第四鳍片两侧形成隔离区。其中，所述器件还包括位于第一、第二、第三、第四鳍片顶端的源漏区。其中，所述源漏区所需要的掺杂分布形成于鳍片刻蚀之前，在形成第一区域和第二区域时通过原位掺杂的方法形成。其中，所述源漏区所需要的掺杂分布形成于鳍片刻蚀之后，在形成栅极叠层之后通过侧向散射的方法形成。本专利技术在现有FinFET工艺的基础上提出了一种新的U型器件结构，与现有技术中相比，该结构使器件具有垂直的沟道，因而在footprint尺寸不变的情况下，器件可以通过改变Fin的高度来调节栅长，改善短沟道效应。由于器件具有U型垂直沟道结构，器件源漏悬于衬底上方，与衬底天然分离，因而使得该器件的无法发生源漏穿通，从而具有较低的亚阈态斜率及漏电流。由于器件具有U型垂直沟道结构，器件源漏相互平行且悬于衬底上方，有效隔离了器件漏端电场对源端的影响，因而进一步改善了器件的短沟道效应，使器件具有较小的DIBL。同时，由于器件具有U型垂直沟道结构，器件源漏悬于衬底上方且位于同一平面内，因而便于制作源漏接触。同时，由于U型器件沿鳍片宽度方向的结构非对称，因此本专利技术在现有工艺的基础上提出了一种器件隔离方式，有效的避免了不同器件源漏之间形成互联。此外，本专利技术采用不同的材料作为NM0S和PM0S的衬底，突破了硅材料对载流子迁移率的限制，使NM0S和PM0S的载流子迁移率都得到了显著的增加，极大地提高了器件性能。本专利技术提出的器件结构在制作工艺上与现有FinFET工艺完全兼容，极大地提高了器件性能。【附图说明】图1?图11示意性地示出了根据本专利技术中实施例中的方法形成U型FinFET器件各阶段的示意图。图中相同或相似的图形代表相同的部件。【具体实施方式】为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的实施例作详细描述。下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。如图11所示，本专利技术提供了一种FinFET结构，包括:衬底100，为了与现有工艺很好的兼容，所述衬底100采用但不限于使用硅衬底；器件隔离区200，所述器件隔离区的材料为氧化硅，采用浅沟槽隔离的方法形成，将衬底分隔成第一区域120和第二区域110 ;所述第一区域中包括第一鳍片210和第二鳍片220，第一源区、第一漏区分别位于第一、第二鳍片顶部区域，构成具有U型沟道的NM0S结构；所述第二区域中包括第三鳍片230和第四鳍片240，第二源区、第二漏区分别位于第三、第四鳍片顶部区域，构成具有U型沟道的PM0S结构；栅极叠层300，所述栅极叠层可以采用但不限于金属栅，由介质层、高K介质层、功函数调节层、金属电极组成，覆盖所述衬底和部分第一、第二、第三、第四鳍片底部的部分区域；隔离区250，所述隔离区用于隔离所述第一、第二源区、第一、第二漏区和栅极叠层。其中，构成所述第一区域120的材料的电子迁移率大于硅中的电子迁移率，该材料可以是三五族化合物半导体材料，也可以是其他电子迁移率大于硅的半导体材料。其中，构成所述第二区域110的材料的空穴迁移率大于硅中的空穴迁移率，该材料可以为锗，也可以是其他电子迁移当前第1页1 2 3 本文档来自技高网...

【技术保护点】
一种CMOS器件结构，包括：衬底(100)；器件隔离区(200)，所述器件隔离区将衬底分隔成第一区域(120)和第二区域(110)；所述第一区域中包括第一鳍片(210)和第二鳍片(220)，第一源区、第一漏区分别位于第一、第二鳍片顶部区域，构成具有U型沟道的NMOS结构；所述第二区域中包括第三鳍片(230)和第四鳍片(240)，第二源区、第二漏区分别位于第三、第四鳍片顶部区域，构成具有U型沟道的PMOS结构；栅极叠层(300)，所述栅极叠层覆盖所述衬底和部分第一、第二、第三、第四鳍片底部的部分区域；隔离区(250)，所述隔离区用于隔离所述第一、第二源区、第一、第二漏区和栅极叠层。

【技术特征摘要】

【专利技术属性】
技术研发人员：李睿，刘云飞，尹海洲，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11