一种三维CMOS集成电路的制备方法技术

本发明专利技术公开了一种三维CMOS集成电路的制备方法，通过将底部悬空的MOS器件转移至目标器件上方，可实现不同MOS器件之间的三维堆叠，进一步通过制备互连通孔可实现三维CMOS集成电路，所采用的制备工艺可与目前平面CMOS电路的量产工艺和技术完全兼容，是一种可直接量产的三维电路制备方法，并可直接应用于其他功能器件与CMOS电路的三维集成，从而可实现其他功能性的三维集成电路和系统，还可应用于多层MOS器件的集成，从而真正实现立体集成电路的量产，具有非常广阔的应用前景。

【技术实现步骤摘要】

本专利技术涉及半导体技术，更具体地，涉及一种三维CMOS集成电路的制备方法。
技术介绍
随着无线通信、汽车电子和其他消费类电子产品的快速发展，传统CMOS集成电路(Integrated Circuit, 1C)正面临着多功能、小型化、便携式、高速度、低功耗和高可靠性发展趋势带来的严峻挑战。而随着平面二维集成电路遵循摩尔定律不断地缩小尺寸，如何实现更加小型化、低成本的系统，已成为亟待解决的问题。三维(Three Dimens1n, 3D)集成电路是传统二维集成电路从平面集成方式向垂直方向立体集成方式的延伸，即采用在垂直方向堆叠多个芯片或模块的方法，使得按照摩尔定律的尺寸缩小得以延续，同时还可以集成不同的器件与技术，形成高密度、多功能的电子产品。具体说来，三维集成电路有以下突出优点:1)高密度:多层器件重叠结构可成倍提高芯片集成度；2)高速度:重叠结构使单元连线缩短，并使并行信号处理成为可能，从而实现电路的尚速操作；3)多功能:可实现不同功能器件及电路系统的集成，如把光电器件等功能器件和娃集成电路集成在一起，形成新功能系统。近年来，三维集成电路的探索研究尤为迅速，尤其是硅通孔(TSV，ThroughSilicon Via)技术的突破更是极大地推进了三维集成电路的迅速发展。TSV能够使芯片在三维方向堆叠的密度最大、芯片之间的互连线最短、外形尺寸最小，并且可大大改善芯片速度和具有低功耗的性能，目前已成为三维集成电路研究中最引人注目的一种技术。但是如何实现三维集成电路的量产工艺，仍是众多研究人员不断探索的方向。
技术实现思路
本专利技术的目的在于克服现有技术存在的上述缺陷，提供一种三维CMOS集成电路的制备方法，通过将底部悬空的M0S器件转移至目标衬底或目标区域，实现M0S器件的三维堆叠，从而实现三维CMOS集成电路的量产。为实现上述目的，本专利技术的技术方案如下:—种三维CMOS集成电路的制备方法，包括以下步骤:步骤S01:提供一第一衬底，在所述第一衬底上制备形成第一M0S器件以及覆盖在第一 M0S器件上的隔离介质层；步骤S02:提供一第二衬底，在所述第二衬底上制备形成底部悬空的第二 M0S器件；步骤S03:将第二衬底上的第二 M0S器件转移至第一衬底的隔离介质层上，并进行互连对准；步骤S04:在第一、第二 M0S器件之间制备形成通孔以及制备形成电路的互联引出。优选地，所述第一衬底为硅衬底，所述第二衬底为SOI衬底或非硅基衬底。优选地，所述第二衬底包括锗或II1-V族非硅基衬底。优选地，所述第一 M0S器件为NM0S或PM0S器件，所述第二 M0S器件为PM0S或NM0S器件，所述隔离介质层包括low-k介质层。优选地，步骤S02中，采用SOI衬底作为所述第二衬底制备形成底部悬空的第二M0S器件，包括以下步骤:步骤S021:先在SOI衬底上采用硅基CMOS工艺制备形成第二 M0S器件；步骤S022:然后在第二 M0S器件四周的S0I衬底硅膜上制备形成沟槽结构，停止在下层s1jl，并使得四周相邻沟槽图形的端点处保留一定尺寸的桥接；步骤S023:最后利用沟槽结构横向刻蚀第二 M0S器件底部的S1jl，形成底部悬空的第二 M0S器件。优选地，步骤S02中，采用非硅基衬底作为所述第二衬底制备形成底部悬空的第二 M0S器件，包括以下步骤:步骤S021:先在非硅基衬底上利用外延工艺生长单晶硅薄膜，接着采用硅基CMOS工艺在单晶硅薄膜上制备形成第二 M0S器件；步骤S022:然后在第二 M0S器件四周的单晶硅薄膜上制备沟槽结构，停止在非硅基衬底，并使得四周相邻沟槽图形的端点处保留一定尺寸的桥接；步骤S023:最后利用沟槽结构横向刻蚀第二 M0S器件底部的非硅基衬底，形成底部悬空的第二 M0S器件。优选地，步骤S03中，采用PDMS印章技术，将第二衬底上底部悬空的第二 M0S器件转移至第一衬底的隔离介质层上的目标区域，并根据电路设计的晶体管连线要求与第一M0S器件进行互连对准。优选地，采用光刻套准工艺的对准技术实现第二 M0S器件与第一 M0S器件的互连对准。优选地，步骤S04中，采用CMOS硅通孔技术，在第一、第二 M0S器件的两层之间制备形成通孔。优选地，步骤S04中，采用CMOS铜互连技术或铝互连技术，制备形成三维CMOS集成电路的互联引出。从上述技术方案可以看出，本专利技术通过将底部悬空的M0S器件转移至目标器件上方，可实现不同M0S器件之间的三维堆叠，进一步通过制备互连通孔可实现三维CMOS集成电路，本专利技术所采用的M0S器件制备技术完全兼容了目前平面CMOS电路的量产工艺和技术，是一种可直接量产的三维电路制备方法，并可直接应用于其他功能器件与CMOS电路的三维集成，从而可实现其他功能性的三维集成电路和系统。此外，本专利技术所提出的制备三维CMOS集成电路的方法还可应用于多层M0S器件的集成，从而真正实现立体集成电路的量产，具有非常广阔的应用前景。【附图说明】 图1是本专利技术的一种三维CMOS集成电路的制备方法流程图；图2-图5是本专利技术一优选实施例中根据图1的方法制备三维CMOS反相器的结构示意图；图6是图5的三维CMOS反相器的电路示意图。【具体实施方式】下面结合附图，对本专利技术的【具体实施方式】作进一步的详细说明。需要说明的是，在下述的【具体实施方式】中，在详述本专利技术的实施方式时，为了清楚地表示本专利技术的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本专利技术的限定来加以理解。在以下本专利技术的【具体实施方式】中，请参阅图1，图1是本专利技术的一种三维CMOS集成电路的制备方法流程图；同时，请参阅图2-图5，图2-图5是本专利技术一优选实施例中根据图1的方法制备三维CMOS反相器的结构示意图，其以透视方式展现制备三维CMOS反相器时的分步结构，图2-图5中形成的分步器件结构，分别与图1中的各步骤相对应以便于理解。如图1所示，本专利技术的一种三维CMOS集成电路的制备方法，包括以下步骤:如框01所示，步骤S01:提供一第一衬底，在所述第一衬底上制备形成第一 M0S器件以及覆盖在第一 M0S器件上的隔离介质层。请参阅图2。首先，在第一衬底10上制备常规的NM0S器件30作为第一 M0S器件，并制备覆盖在NM0S器件上方的隔离介质层20。这里制备常规NM0S器件的方法，可采用传统的硅基CMOS工艺即可，可包括光刻、刻蚀、淀积、化学机械抛光等工艺步骤的集成；具体制备工艺可根据电路设计的特征器件尺寸确定。如栅长为60nm的NM0S器件可采用65nm工艺制备，栅长为40nm的NM0S器件可采用40nm工艺制备等等。第一衬底10可采用普通硅衬底，隔离介质层20可采用硅基CMOS工艺所用到的任意绝缘介质，如目前常用的low-k介质层等。如框02所示，步骤S02:提供一第二衬底，在所述第二衬底上制备形成底部悬空的第二 M0S器件。请参阅图3。接下来，在第二衬底40上制备常规的PM0S器件60作为第二 M0S器件，但与制备第一衬底10上的NM0S器件30的区别在于，作为第二 M0S器件的PM0S器件60底部是悬空的，即与第二衬底40之间保持一定的间隙。这里为了实现底部悬空的第二 M0S器件的制本文档来自技高网...

【技术保护点】
一种三维CMOS集成电路的制备方法，其特征在于，包括以下步骤：步骤S01：提供一第一衬底，在所述第一衬底上制备形成第一MOS器件以及覆盖在第一MOS器件上的隔离介质层；步骤S02：提供一第二衬底，在所述第二衬底上制备形成底部悬空的第二MOS器件；步骤S03：将第二衬底上的第二MOS器件转移至第一衬底的隔离介质层上，并进行互连对准；步骤S04：在第一、第二MOS器件之间制备形成通孔以及制备形成电路的互联引出。

【技术特征摘要】

【专利技术属性】
技术研发人员：郭奥，胡少坚，周伟，
申请(专利权)人：上海集成电路研发中心有限公司，成都微光集电科技有限公司，
类型：发明
国别省市：上海;31