公开了一种提供接通电阻根据结温度变化减小的场效应器件。具有源结、栅结和漏结的场效应器件包括邻近于漏结的电阻薄膜，其中，该电阻薄膜包括具有电阻负温度系数的材料。该材料选自由掺杂的多晶硅、非晶硅、硅铬和硅镍所组成的组的一个或多个材料，其中，诸如厚度和掺杂水平之类的材料性质被选择，以产生用于场效应器件的期望电阻和温度分布。与用于没有电阻薄膜的类似场效应器件的温度变化相比，减小了用于所公开的场效应器件的接通电阻的温度变化。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般地设及用于减小垂直MOS阳T器件的电阻的溫度变化的方法和技术。
技术介绍
多年来，高性能功率电子装置的制造商和开发者已经设法改善功率处理密度并管 理分立电子部件的器件热耗散。 垂直MOS阳T具有随着溫度单调地且超线性地增加的接通电阻（"Rds化"）。随 着接通电阻增加，针对给定漏电流（Id)耗散的功率也根据W下功率等式而增加：功率= .!/xRd託始。功率耗散进而促使MOSFET结溫度增加，运进一步增加了接通电阻。如果热耗 散是充分的，则Rds化将增加直至在MOS阳T中达到热平衡为止。如果热耗散系统不充分， 则MOS阳T将经历热失控。 现代垂直MOS阳T器件中的Rds化的减小已经导致电源效率方面的显著改善。然 而，Rds化仍随着溫度而增加。结合了运些器件的系统、尤其是在各种占空比和/或各种环 境溫度下操作的系统将大大地受益于Rds化随溫度表现出减小的变化。
技术实现思路
本公开是减小电阻的溫度变化的场效应器件架构。特别地，本公开提供了用于减 小由于增加的溫度而引起的Rds化的变化的方法和装置。 根据优选实施例，具有负溫度系数（"NTC")的电阻器被与垂直MOSFET串联连接， W获得更加稳定的电阻随溫度变化。并且，显著地减小了器件电阻随溫度的变化。 在优选实施例中，MOS阳T垂直场效应器件被构造在具有n+渗杂基底的外延Si晶 片上。 在另一实施例中，MOS阳T垂直场效应器件被构造在具有n-渗杂基底的非外延Si 晶片上。 该装置可应用于在耗尽型或增强型下操作的n沟道和P沟道器件两者中。【附图说明】 图IA图示出现有技术场效应器件。 图IB图示出用于现有技术场效应器件的接通电阻的电阻路径。 图2A图示出具有集成负溫度系数电阻器的场效应器件的优选实施例。 图2B图示出用于具有集成负溫度系数电阻器的场效应器件的优选实施例的接通 电阻的电阻路径。 图3是用于现有技术垂直场效应器件的与结溫度有关的归一化接通电阻、用于具 有结合NTC电阻器的垂直场效应器件的优选实施例的与结溫度有关的归一化接通电阻、W 及独立负溫度系数电阻器的溫度相关性曲线的示例性图表。 图4A是用于构造具有接通电阻随溫度变化减小的垂直场效应器件的方法的优选 实施例的流程图。 图4B是用于构造具有接通电阻随溫度变化减小的垂直场效应器件的方法的备选 实施例的流程图。 图4C是用于构造具有接通电阻随溫度变化减小的垂直场效应器件的方法的备选 实施例的流程图。 图4D是用于构造具有接通电阻随溫度变化减小的垂直场效应器件的方法的备选 实施例的流程图。 图4E是用于构造具有接通电阻随溫度变化减小的垂直场效应器件的方法的备选 实施例的流程图。 图4F是用于构造具有接通电阻随溫度变化减小的垂直场效应器件的方法的备选 实施例的流程图。 图5是用W构造负溫度系数电阻器的方法的优选实施例的流程图。【具体实施方式】 垂直半导体器件是半导体构造（例如MOS阳T、IBT和二极管），其中，电流流动的 主要方向是垂直的，即自上而下或自下而上或两者。功率分立半导体器件常常是用此类垂 直架构构建的。 "接通电阻"巧ds化）是当半导体器件在通过向其电极施加电压和/或电流而在 "接通状态"下被偏置时的该半导体器件的电阻。例如，MOSFET具有栅电极、源电极和漏电 极，其中，在漏电极与源电极之间被施加漏源电压（Vds),并且在栅电极与源电极之间施加 栅源电压（Vgs)。"接通状态"意指从源极到漏极的电流（Id)被栅源电压启用。对于功率 MOS阳T而言，例如，Rds化被定义为： 孩旅OnM/Yik等式1 当漏源电压（Vds)通常设在0.IV与5V之间的值，并且栅源电压（Vgs)通常设为IOV时。 包括非电荷补偿垂直场效应器件和电荷补偿垂直场效应器件（例如，超结 M0SFET)的功率MOSFET(如同一些其它垂直半导体器件）是正溫度系数器件。一般地，正溫 度系数器件具有随增加的溫度而增加的器件电阻。相反地，NTC器件具有随增加的溫度而减小的电阻。NTC器件的一个示例是NTC电 阻器。 图IA示出了如在现有技术中已知的垂直MOS阳T器件100的截面图。具有顶面 121和底面122的垂直场效应器件100包括源电极102、漏电极103和栅电极101。栅电极 控制源电极102与漏电极103之间的电流流动。垂直场效应器件100还包括具有邻近于底 面W形成漏电极103的金属层107的"n+"漏区106。N+漏区106与"n-"漂移区105接触。 N-漂移区105进一步与"P-"型主体区140接触。 N+源区109邻近于"P"型主体区。P型主体区包括P-主体140、"p+"主体141和 P+主体接触区142。P+主体接触区142接触源金属层108,该源金属层108将n+源区109 电短路到P+主体接触区142,W避免在n+源区、P型主体区与漏电极103之间形成的寄生 双极结型晶体管的意外激励。源金属层108进一步与源电极102接触。n-漂移区105在 p-型主体区140、141、142下面，并且邻近于n+漏区106。[002引栅区113接触邻近于n-漂移区105、P-主体区140、n+源区109和绝缘层111的 绝缘氧化层112。栅区113被填充邻近于栅氧化层112的栅材料。栅区113与栅电极101 电接触。栅氧化层112也邻近于n-漂移区105。在MOS阳T器件中常用的栅材料是多晶娃 (polysilicon)。 图IB示出了用于现有技术器件的接通电阻的路径。接通电阻是在器件的接通状 态期间源与漏之间的总电阻，如等式1。在路径150示出了用于接通电阻的路径。针对垂直 场效应器件100,接通电阻由W下串联电阻组合给出：其中，Rds化是接通电阻，R。151是n+源区109的电阻，并且Rch 152是在P型主体区140的P-部分中形成的沟道的电阻。R。153是用施加的栅源电压调制的n-漂移区的表面 电阻。JFET区130是P型主体（P-主体）区140的表面132之间的n-漂移区105的一部 分。随着施加漏电压，耗尽区从表面132处的结开始向外扩张，其由于表面132之间的n-漂 移区的收缩而引起并增加电阻1S4化KRj1S4是JFET区的电阻。Rd巧5是JFET区13〇至 n+漏区106的顶部之间的电阻。Rd是n-漂移区的电阻，并且是高电压MOS阳T中的Rds化 的最主要因素。Rs156是n+漏区的电阻。在其中击穿电压在约50V W下的低电压MOSFET 中，Rs也对接通电阻具有大的影响。附加接通电阻可W由各区之间的非理想接触W及用于 将器件连接到封装的电极引线所引起。 Rds化随溫度而增加，因为空穴和电子的迁移性随溫度上升而降低。可W用W下等 式来估计n-沟道功率MOS阳T的Rds化：其中，T是W开尔文为单位的器件溫度，P是溫度系数，并且Rds化(T)是器件溫度T下 的接通电阻。溫度系数对于MOS阳T器件而言是正的且一般地在2. 0至2. 5的范围内。 图2A示出了具有Rds化溫度补偿的垂直场效应器件200的优选实施例的截面图。 提供了顶面221和底面222,包括源电极202、漏电极203和栅电极201。栅电极201控制 源电极202与漏电极203之间的电流流动。器件20本文档来自技高网...
【技术保护点】
一种半导体器件，包括：基底；垂直场效应器件，具有漏区，构造于所述基底上；以及负温度系数电阻器，其邻近于所述漏区。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：TE哈林顿，
申请(专利权)人：D三半导体有限公司，
类型：发明
国别省市：美国;US
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