本发明专利技术提供一种可以有效地处理序列的输入/输出请求并行串流的方法。当接收到输入/输出串流时，则确认输入/输出请求是否对应于有效串流。如果输入/输出请求对应于有效串流，则针对与有效串流对应的有效表的目前的有效表入口进行更新。如果输入/输出请求没有对应于有效串流，则将非有效表的非有效表入口转变为新的有效表入口。非有效表存储有可利用但未经配置的资源，而有效表存储有经过配置的资源。有效表头端对应于最近最常使用的有效表入口，而有效表尾端对应于最近最少使用的有效表入口。
【技术实现步骤摘要】
本专利技术有关于存储电脑数据的装置及方法，尤指一种处理序列输入/输出串流的装置及方法。
技术介绍
存储数字档案、数字文件、数字图片、数字影像及其他数字数据的需求持续地快速增加。连接于数据的电子存储，包含有一个或多个的数据存储控制器的系统已经设计出来。存储控制器接收来自于主机电脑的数据读取请求以及数据写入请求，并且控制一个或多个有形的存储装置，以便有利于存储来自主机电脑的请求数据或者提供请求数据至主机电脑。存储控制器通常会缓冲读取数据请求与写入数据请求，经常将主机数据读取请求以及主机数据写入请求转变为容错式磁盘阵列、存储装置读取请求、或存储装置写入请求。许多的存储控制器将读取数据以及写入数据存储于数个快取记忆体，该些快取记忆体包含一部分的存储控制器。快取记忆体的体积相较于外部存储装置(例如硬盘)较小，而且通常数量级较快。然而，快取记忆体每一位元组的成本明显地大于存储装置，因此快取记忆体的存储空间相对应的较小，以便降低成本。目前有需要一种快取记忆体，其可以有效率的运作，以便所有连接于主机电脑的存储控制器的效能能够最大化。主机电脑通过提供随机或序列的输入/输出请求来与数据存储系统相互作用。关于序列的输入/输出串流请求，希望存储控制器尽可能处理许多序列的输入/输出串流，以使得效能最大化。序列的输入/输出串流包含连续输入/输出请求的序列，而该序列针对相同的存储装置、逻辑区域或虚拟磁盘。当相同的序列的输入/输出串流可为读取请求，其他序列的输入/输出串流可为写入请求。
技术实现思路
本专利技术解决现有技术的缺点。在本专利技术的实施例中，提供一种于存储控制器中有效处理序列输入/输出串流的方法。当存储控制器接收来自主机电脑的主机输入/输出请求时，则通过存储控制器判断主机输入/输出请求是否与有效串流相符。如果主机输入/输出请求与有效串流相符，则通过存储控制器对于与有效串流相符的有效表的现存的有效表入口进行更新。如果主机输入/输出请求与有效串流不相符，则通过存储控制器将非有效表的非有效表入口转变为有效表的新的有效表入口。非有效表存储可用但未配置的存储控制器记忆体资源，而有效表存储配置存储控制器记忆体资源。有效表的相对两端包含有有效表头以及有效表尾。有效表头与最近使用最多的有效表入口相符，而有效表尾与最近使用最少的有效表入口相符。在本专利技术的其他实施例中，提供一种存储控制器，使得电脑可以有效率处理序列输入/输出串流。该存储控制器包含一处理器以及一记忆体，而记忆体与处理器耦接。记忆体包含一有效表，该有效表存储配置的存储控制器记忆体资源。有效表的相对两端分别包含一有效表头以及一有效表尾，而有效表头与最近使用最多的有效表入口相符。有效表尾与最近最少使用的有效表入口相符。记忆体也包含一非有效表，非有效表存储可用但不配置的记忆体资源。当存储控制器接收来自主机电脑的主机输入/输出请求，存储控制器判断主机输入/输出请求是否与有效串流相符。如果主机输入/输出串流与有效串流相符，存储控制器对于与有效串流相符的有效表的现存的有效表入口进行更新。如果主机输入/输出请求与有效串流不相符，存储控制器将非有效表的非有效表入口转变为有效表的新的有效表入口，而且架构新的有效表入口。在本专利技术的其他实施例中，提供一种可有效处理序列输入/输出请求的系统。该系统包含一主机电脑、一耦接于主机电脑的存储控制器、以及一个或多个耦接于存储控制器的存储装置。存储控制器包含一处理器以及一耦接于处理器的记忆体。该记忆体包含数个有效表入口，对于主机输入/输出请求的不相同的序列输入/输出串流，每个有效表入口与配置的记忆体资源相符。每个有效表入口包含一时间上次选中(time last hit)，时间上次选中为针对于序列输入/输出串流的最近接收的主机输入/输出请求的时间标记。记忆体也包含数个非有效表入口，为了新的序列输入/输出串流，每个非有效表入口与可用记忆体资源相符。当存储控制器接收来自主机电脑的主机输入/输出请求，判断出主机输入/输出请求不相符于有效表中的序列输入/输出串流，以及非有效表中没有非有效表入口之时，存储控制器将现存的有效表入口转变为一个新的有效表入口。该新的有效表入口与接收的主机输入/输出请求相符。本专利技术的优点在于:针对序列输入/输出读取以及写入串流，有效率地使用存储控制器记忆体资源。在任何已知时序，所有的存储控制器具有一定量的机上记忆体资源。本专利技术将有限的记忆体资源配置于序列输入/输出串流，使得资源的使用效率达到极致。本专利技术的另一优点在于:利用限量的历史数据来管理进行中的序列输入/输出串流。因此，小的记忆空间被配置于串流追踪大数据(stream tracking metadata)，意指有更多可用的空间作其他使用，包含存储读取与写入快取数据。本专利技术的实施例的附加特征与优点明显地揭露于说明书，特别是可与附图共同参酌。【附图说明】图la绘示本专利技术第一实施例的非主机为基础型的数据存储系统的方块图；图lb绘示本专利技术第二实施例的非主机为基础型的数据存储系统的方块图；图lc绘示本专利技术第三实施例的非主机为基础型的数据存储系统的方块图；图2a绘示本专利技术第一实施例的主机为基础型的数据存储系统的方块图；图2b绘示本专利技术第二实施例的主机为基础型的数据存储系统的方块图；图2c绘示本专利技术第三实施例的主机为基础型的数据存储系统的方块图；图3绘示本专利技术一实施例的数据存储系统的方块图；图4绘示本专利技术一实施例的主机数据串流的方块图；图5绘示本专利技术第一实施例的主机数据串流的示意图；图6a绘示本专利技术第二实施例的主机数据串流的示意图；图6b绘示本专利技术一实施例的丛发参数的示意图；图7绘示本专利技术一实施例的每个丛发中未处理输入/输出的示意图；图8绘示本专利技术一实施例的逻辑区域、虚拟磁盘与存储装置大数据的示意图；图9a绘示本专利技术一实施例的存储于数据串流大数据记忆体内的有效表与非有效表的不意图；图9b绘不本专利技术一实施例的存储于有效表入口的串流大数据的不意图；图10绘示本专利技术一实施例的指令完成步骤的流程图；图11绘示本专利技术一实施例的新的输入/输出请求更新步骤的流程图；图12绘示本专利技术一实施例的指令完成步骤的流程图；图13绘示本专利技术一实施例的输入/输出请求更新步骤的流程图；图14绘示本专利技术一实施例的串流群集处理的流程图；图15a绘示本专利技术第一实施例的单一旧串流再利用步骤的流程图；图15b绘示本专利技术第二实施例的预定数目旧串流再利用步骤的流程图；图15c绘示本专利技术第三实施例的所有旧串流再利用步骤的流程图；图16绘示本专利技术一实施例的有效串流架构步骤的流程图；以及图17绘示本专利技术一实施例的移动视窗调整步骤的流程图。其中，附图标记说明如下:100数据存储系统104主机电脑108存储控制器108a冗余存储控制器108b冗余存储控制器112主机汇流排116a_ 116η存储装置120存储装置汇流排 124存储子系统128数据存储系统132存储子系统136数据存储系统140内部控制器通讯链路200数据存储系统204数据存储系统208数据存储系统300数据存储系统308、308a、308b主机数据串流312中央处理器316记忆体324读取数据快取记忆体328写入数据快取记忆体320数据串流大数据332主机输入/输出请求340计时器本文档来自技高网...
【技术保护点】
一种有效处理存储控制器之序列输入/输出请求的多个并行串流的方法，以便反应存储控制器接收到来自于主机电脑的主机输入/输出请求的情形，该方法包括：通过该存储控制器，判断该主机输入/输出请求是否对应于一有效串流；如果该主机输入/输出请求对应于该有效串流时，接着通过该存储控制器对于一有效表中的目前的有效表入口进行更新，其中该有效表对应于一有效串流；如果该主机输入/输出请求没有对应于该有效串流，接着：通过该存储控制器，将一非有效表中的一非有效表入口转变为该有效表中的一个新的有效表入口；以及通过该存储控制器，架构该新的有效表入口，其中该非有效表存储有可用但未配置的数个存储控制器记忆体资源，其中，该有效表存储有已配置的存储控制器记忆体资源，该有效表包含有一有效表头端以及一相对的有效表尾端，该有效表头端对应于一个最近最常使用的有效表入口，而该有效表尾端对应于一个最近最少使用的有效表入口。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：查柯利·大卫·卓特，麦克·大卫·巴瑞尔，
申请(专利权)人：达西系统股份有限公司，
类型：发明
国别省市：美国;US
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