具有用于独立测试多个DUT的多个基于FPGA的硬件加速器块的测试体系架构制造技术

本发明专利技术提供了能够执行对半导体器件进行测试的自动测试设备(ATE)。该ATE包括计算机系统，其包括通信地耦接至测试仪处理器的系统控制器。该系统控制器可操作为向处理器发送指令，并且处理器可操作为根据指令生成用于协调对多个被测器件(DUT)的测试的命令和数据。该ATE进一步包括通过总线通信地耦接至处理器的多个FPGA组件。每个FPGA组件包括至少一个硬件加速器电路，其可操作为在内部生成对处理器透明的用于测试DUT之一的命令和数据。另外，测试仪处理器被配置成在若干功能模式之一下操作，其中功能模式被配置成在处理器与FPGA组件之间分配用于生成命令和数据的功能。

【技术实现步骤摘要】
【国外来华专利技术】【专利说明】具有用于独立测试多个DUT的多个基于FPGA的硬件加速器块的测试体系架构
本公开一般涉及电子器件测试系统的领域，并且更确切地，涉及用于测试被测器件(DUT)的电子器件测试设备的领域。
技术介绍
自动测试设备(ATE)可以是对半导体器件或电子组件执行测试的任何测试组件。ATE组件可用于执行快速执行测量并生成随后可被分析的测试结果的自动测试。ATE组件可以是来自耦接至仪表、复杂的自动测试组件的计算机系统的任何东西，复杂的自动测试组件可包括定制的专用计算机控制系统以及能够自动测试电子零件和/或进行半导体片测试(例如，片上系统(S0C)测试或集成电路测试)的许多不同测试器具。ATE系统既减少测试器件所花费的时间量以确保器件如设计那样起作用，又用作诊断工具以在给定器件到达客户之前确定给定器件内故障部件的存在。图1是用于测试某些典型DUT (例如，诸如DRAM之类的半导体存储器设备)的常规自动测试设备主体100的示意框图。ATE包括具有硬件总线适配器卡座110A-110N的ATE主体100。特定通信协议(例如，PCIe、USB、SATA, SAS等)所特有的硬件总线适配器卡110A-110N连接至设置在ATE主体上的硬件总线适配器卡座，并且通过相应协议所特定的缆线与DUT接合。ATE主体100还包括具有相关联存储器108的测试仪处理器101，以控制内置于ATE主体100中的硬件组件并且生成通过硬件总线适配器卡与正被测试的DUT通信所必需的命令和数据。测试仪处理器101通过系统总线130与硬件总线适配器卡通信。测试仪处理器可被编程以包括某些功能块，这些功能块包括算法模型生成器102和比较器106。可替代地，算法模型生成器102和比较器106可以是安装在插接到ATE主体100中的扩展卡或适配器卡上的硬件组件。ATE主体100测试通过插接到ATE主体100的硬件总线适配器卡座的硬件总线适配器而连接至ATE主体100的DUT 112A-112N的电气功能。因此，测试仪处理器101被编程为使用对于硬件总线适配器唯一的协议将需要运行的测试程序传达至DUT。同时，内置到ATE主体100中的其他硬件组件根据在测试仪处理器101中操作的测试程序与彼此和DUT传达信号。由测试仪处理器101运行的测试程序可包括功能测试，其涉及:将由算法模型生成器102创建的输入信号写入至DUT，从DUT中读出写入的信号，以及使用比较器106将输出与预期模型进行比较。如果输出不匹配输入，则测试仪处理器101将会将DUT标识为次品。例如，如果DUT是诸如DRAM之类的存储器设备，那么测试程序将会使用写入操作将由算法模式生成器102生成的数据写入DUT中、使用读取操作从DRAM中读取数据、并且使用比较器106将预期位模式与读取模式进行比较。在常规系统中，测试仪处理器101具有生成用于测试DUT的命令和测试模型的功能块，例如直接在处理器上以软件编程的算法模型生成器102和比较器106。然而，在一些情况下，诸如比较器106之类的某些功能块可实现在现场可编程门阵列(FPGA)上，现场可编程门阵列是可根据用户的需求来对逻辑电路进行编程的专用集成电路(ASIC)类型的半导体器件。常规系统中所使用的FPGA依赖于测试仪处理器101将命令和测试模型传递至FPGA，FPGA进而将命令和测试模型转送至DUT。因为测试仪处理器负责生成命令和测试模型，因此利用给定ATE主体可测试的DUT的数量受测试仪处理器的处理能力限制。在测试仪处理器生成所有命令和测试模型的情况下，将测试仪处理器连接至各种硬件组件(包括任何FPGA设备和硬件总线适配器卡座)的系统总线130上的带宽约束也对可被同时测试的DUT的数量施加上限。此外，在常规系统中，用于与DUT进行通信的通信协议是固定的，因为插接到ATE主体100中的硬件总线适配器卡是设计用于仅在一个协议下通信并且不能被重新编程为在另一个协议下通信的单一用途设备。例如，被配置成测试PCIe设备的ATE主体将具有插接到主体中的仅支持PCIe协议的硬件总线适配器卡。为了测试支持不同协议的DUT，用户一般将需要用支持另一个协议的硬件总线适配器卡替换PCIe硬件总线适配器卡。除非PCIe硬件总线适配器卡被支持另一个协议的卡物理地取代，否则这种系统仅可以测试支持PCIe协议的DUT。因此，在测试场地，在需要测试运行的协议与现有适配器卡所支持的协议不同的DUT时，替换硬件总线适配器卡消耗关键时间。
技术实现思路
因此，需要一种可解决上述系统的问题的测试仪体系架构。所需要的是以下测试体系架构:命令和测试模型生成功能可转移到FPGA上，使得测试仪处理器上的处理负载和系统总线上的带宽要求可保持在最小值。与其中测试仪处理器承担全部处理负载并且系统总线为连接至ATE主体的所有DUT传送测试数据和命令的现有配置相比，这随后将允许同时测试更多的DUT。另外，所需要的是以下测试体系架构:可在FPGA设备上编程通信协议引擎，使得用于与DUT通信的协议是可重新配置的。这将消除对单一用途的硬件总线适配器卡的需求，因为协议引擎将驻留在FPGA设备上的可编程逻辑块中而不是总线适配器卡上的硬件中。使用所描述系统的有益方面而没有它们的相应限制，本专利技术的实施例提供解决这些问题的新颖解决方案。在一个实施例中，提供了包括计算机系统的自动测试设备仪器，该计算机系统包括通信地耦接至测试仪处理器的系统控制器。系统控制器可操作以向处理器发送指令，并且处理器可操作以根据该指令生成用于协调多个被测器件(DUT)的测试的命令和数据。ATE进一步包括通过总线通信地耦接至处理器的多个FPGA组件。每个FPGA组件包括至少一个硬件加速器电路，其可操作以在内部生成对处理器透明的用于测试多个DUT之一的命令和数据。另外，ATE包括多个I/O端口，每个端口用于与相应的DUT通信，并且每个端口通信地耦接至多个FPGA中的相应FPGA。另外，测试仪处理器被配置成在若干功能模式之一下操作，其中功能模式被配置成在处理器与FPGA组件之间分配用于生成命令和数据的功能。在另一个实施例中，提供了一种用于使用自动测试设备进行测试的方法，其包括:从计算机系统的系统控制器向测试仪处理器传输指令，其中测试仪处理器可操作以根据指令生成用于协调多个DUT的测试的命令和数据。该方法还包括:使用编程在多个FPGA组件内的硬件加速器电路生成对测试仪处理器透明的用于测试多个DUT的命令和数据，其中多个FPGA组件通过总线通信地耦接至测试仪处理器，并且其中每个硬件加速器电路可操作以测试来自多个DUT中的DUT。另外，该方法包括:通过I/O端口与相应的DUT通信，其中I/O端口通信地耦接至来自多个FPGA的相应FPGA。最后，该方法包括:在若干功能模式之一下操作测试仪处理器，其中功能模式被配置成在测试仪处理器与多个FPGA组件之间分配用于生成命令和数据的功能。在一个实施例中，提供了一种测试仪，该测试仪包括用于控制用于测试多个DUT的测试程序的系统控制器。测试仪进一步包括可操作以与多个DUT接合并对其进行测试的多个模块，其中多个模块通过第一通信总线耦接至系统控制器，并且其中每个模块包括:测试仪处理器，其被耦接以与系统控制器通信，从本文档来自技高网...

【技术保护点】
一种自动测试设备(ATE)仪器，其包括：计算机系统，该计算机系统包括系统控制器，所述系统控制器通信地耦接至测试仪处理器，其中所述系统控制器可操作以向所述测试仪处理器发送指令，并且其中所述测试仪处理器可操作以根据所述指令生成用于协调对多个被测器件(DUT)的测试的命令和数据；多个FPGA组件，其通过总线通信地耦接至所述测试仪处理器，其中所述多个FPGA组件中的每一个均包括至少一个硬件加速器电路，该至少一个硬件加速器电路可操作以在内部生成对所述测试仪处理器透明的用于测试多个DUT中的DUT的命令和数据；以及多个I/O端口，每个I/O端口用于与相应的DUT通信并且每个通信地耦接至所述多个FPGA中的相应FPGA，并且其中所述测试仪处理器被配置为在多个功能模式之一下操作，所述多个功能模式被配置为在所述测试仪处理器与所述多个FPGA组件之间分配用于生成命令和数据的功能。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：杰拉德·陈，埃里克·库石尼克，梅梅·苏，
申请(专利权)人：爱德万测试公司，
类型：发明
国别省市：日本;JP