在纠错期间保存计算资源制造技术

本公开的实施例描述了用于执行数据解码和纠错的装置、方法、计算机可读介质和系统配置。在各种实施例中，可以例如由迭代解码器接收编码数据的多个比特。在各种实施例中，迭代解码器可以生成m个元组的集合A，集合A中的每个元组包括包含编码数据的比特组的符号和与该符号相关联的概率。在各种实施例中，可以使用m个元组的集合对编码数据进行解码。在各种实施例中，这可以包括：与分配用于与集合A中第二元组相关联的概率的存储相比，分配更少的比特给与集合A中第一元组相关联的概率的存储。可以描述并且/或者要求保护其它实施例。

【技术实现步骤摘要】
【国外来华专利技术】对信道上的编码数据进行解码的方法和系统
本专利技术的实施例一般涉及数据处理领域，并且更具体而言涉及在纠错期间保存计算资源。
技术介绍
本文中提供的背景描述出于一般地呈现本公开的上下文的目的。当前指定的专利技术者的工作，到其在这个背景部分被描述的程度，以及在提交时可以不以其它方式取得现有技术资格的描述的方面，既没有明确地也没有隐含地被承认为针对本公开的现有技术。除非在本文中以其它方式指示，这个部分中描述的方法对于本公开中的权利要求不是现有技术，并且也没有通过包含在这个部分中而被承认是现有技术。纠错码（“ECC”）解码器可以被用来对信道上的也被称为“码字”的编码数据进行解码。例如，存储器控制器可以使用ECC解码器来处理比特错误，并且恢复与在非易失存储器（“NVM”）的管芯中存储的ECC码字相关联的数据。作为另一示例，ECC解码器可以被用来处理比特错误并且恢复与有线或者无线通信信道上的编码的入局数据相关联的数据。迭代解码器，例如非二进制低密度奇偶校验（“LDPC”）解码器，可以处理码字多次。每次迭代可以使码字更接近原始数据。在称为“扩展的最小和”的迭代解码的一种形式中，符号和符号正确的相关联概率可以在可变节点和对应于可变节点间关系的校验节点之间传递。在处理期间，符号和相关联概率可以被存储在各种形式的存储器中。附图说明实施例通过结合附图的以下详细描述将易于被理解。为了便于这个描述，相似参考标号标明相似结构要素。实施例在附图中以示例的方式而不是以限制的方式进行说明。图1根据各种实施例示意性地描绘具有包括迭代解码器的存储器控制器的示例固态驱动器。图2根据各种实施例示意性地描绘比特可以如何被分配给与在迭代解码期间使用的比特组相关联的概率的存储的示例。图3根据各种实施例示意性地描绘与比特组相关联的概率可以如何在迭代解码期间被存储。图4根据各种实施例示意性地描绘示例方法。图5根据各种实施例示意性地描绘示例系统。具体实施方式在以下的详细描述中，对形成其一部分的附图进行参考，其中相似标号通篇标明相似部分，并且在附图中以说明的方式示出可以实践的实施例。要理解，可以使用其它实施例并且可以实施结构或逻辑的改变。因此，以下的详细描述不以限制的意义理解。各种操作可以以最有助于理解所要求保护的主题的方式被依次描述为多个分立的动作或操作。但是，描述的顺序应该不被解释为意味着这些操作必然是顺序相关的。具体来说，可以不以陈述的顺序执行这些操作。描述的操作可以以不同于所述实施例的顺序来执行。可以执行各个附加操作，并且/或者所述操作可以在附加实施例中省略。出于本公开的目的，短语“A和/或B”意味着（A）、（B）或者（A和B）。出于本公开的目的，短语“A、B和/或C”意味着（A）、（B）、（C）、（A和B）、（A和C）、（B和C）或者（A、B和C）。本描述可以使用短语“在实施例中”或者“在多个实施例中”，它们可以各自指的是相同或不同实施例中的一个或多个。此外，术语“包括”、“包含”、“具有”等在针对本公开的实施例使用时，是同义的。在本文中使用时，术语“模块”可以指或者包括专用集成电路（“ASIC”）、电子电路、执行一个或多个软件或固件程序的处理器（共享的、专用的或者组）和/或存储器（共享的、专用的或者组）、组合逻辑电路、和/或提供所述功能性的其它合适组件，或者是其一部分。在本文中使用时，“计算机实现的方法”可以指由一个或多个处理器、具有一个或多个处理器的计算机系统、例如智能电话的移动装置（其可以包括一个或多个处理器）、平板计算机、膝上型计算机、机顶盒、游戏控制台等执行的任何方法。在执行非二进制低密度奇偶校验（“LDPC”）解码器中涉及的所有操作中，与校验节点和/或基本校验节点的运算相关联的操作可以要求最多资源，例如各种类型的存储器。因此，在本文中描述用于降低与迭代解码相关联的存储器使用从而降低计算资源使用的各种技术。现在参考图1，存储装置8，这里以作为固态驱动器（“SSD”）的形式示出，可以包括存储器控制器10。存储器控制器10又可以包括配置成对非易失存储器16的信道14上的例如“码字”的编码数据进行解码的迭代解码器12。在各种实施例中，存储器控制器10可以与迭代解码器12分离但是可在操作上耦合。在各种实施例中，NVM16和存储器控制器10可以形成其它类型的存储装置（例如硬盘驱动器（“HDD”））的整体部分。在各种实施例中，迭代解码器12可以是LDPC解码器，并且信道14上的码字可以已被采用LDPC编码器（未示出）进行编码。还可以使用其它迭代编码/解码方案。在各种实施例中，存储装置8可以配置成耦合到主计算装置（未示出），例如各种计算和/或消费者电子装置/设备，包括但不限于桌上型、膝上型或者平板计算机。为此，接口18可以包括用于将存储装置10耦合到主计算装置的任何合适接口，例如但不限于，串行高级技术附连（“SATA”）接口、串行附连SCSI（“SAS”）接口、通用串行总线（“USB”）接口、外围控制接口（“PCI”）或者其它合适的装置接口。在各种实施例中，接口18可以在操作上将存储装置10耦合到总线20，总线20又可以在操作上耦合到主计算装置的其它组件（未示出）。在各种实施例中，总线20可以是SATA总线。除了存储器的信道外，在各种其它实施例中，信道14还可以是能够存储或者传送数据的任何介质，包括但不限于有线或者无线通信信道。例如，LDPC解码可以被用于各种无线通信标准，例如Wi-Fi（IEEE802.11族）、WiMAX（IEEE802.16族）、10吉比特以太网（“10GE”或者“10GbE”）等。LDPC也可能被用于其它无线标准，例如长期演进（“LTE”）、3G、4G、5G及以上。在此类情形中，信道14可以保持通过此类无线介质接收的LDPC编码的数据。不管信道14的性质，迭代解码器12可以配置成在多个可变节点22中划分码字。在二进制LDPC解码器中，每个可变节点22可以是存储逻辑1或者逻辑0的单个比特。在例如图1中迭代解码器12的非二进制LDPC解码器中，每个可变解码器22可以代表一组比特，并且每个组可以形成q进制符号。在任一情形中，可变节点22可以通过多个校验节点24彼此相关或者彼此可相关。作为迭代解码器12的输入，可以生成软信息，例如每个比特和/或比特组正确的概率。例如，各种参考电压可以被施加到非易失存储器的单元，以确定该单元的数据的初始读取正确的概率。在单级单元（“SLC”）实施例中，单元可以保持单比特的数据（例如0或者1）。在多级单元（“MLC”）实施例中，多于1个比特可以被存储在每个单元中，并且多个比特的值可以通过在多级电荷之间进行选择来确定以应用到该单元的浮动栅。符号和该符号正确的概率在本文中可以被称为“元组”（<符号,概率>）。在各种实施例中，概率可以以对数形式表示为例如对数密度率（“LDR”）。在各种实施例中，出于各种解码目的，可以例如由迭代解码器12使用具有最高概率的m个元组。在各种实施例中，m可以是大于0的整数（），例如在1和24或者以上之间的任何整数。在各种情形中，例如在LDPC编码的数据的迭代解码期间，m个元组（其如上所指出的可以在本文中被称为“元组”）的符号和相关联概率可以被存储在各种类型的存储本文档来自技高网...

【技术保护点】
一种对信道上的编码数据进行解码的计算机实现的方法，包括：由迭代解码器接收所述编码数据的多个比特；由所述迭代解码器生成m个元组的集合A，集合A中的每个元组包括包含所述编码数据的比特组的符号和与所述符号相关联的概率；以及使用m个元组的所述集合对所述编码数据进行解码，包括：与分配用于与所述集合A中第二元组相关联的概率的存储相比，分配更少比特给与所述集合A中第一元组相关联的概率的存储。

【技术特征摘要】
【国外来华专利技术】1.一种对信道上的编码数据进行解码的计算机实现的方法，包括：由迭代解码器接收所述编码数据的多个比特；由所述迭代解码器生成m个元组的集合A，集合A中的每个元组包括包含所述编码数据的比特组的符号和与所述符号相关联的概率；以及使用m个元组的所述集合对所述编码数据进行解码，包括：与分配用于与所述集合A中第二元组相关联的概率的存储相比，分配更少比特给与所述集合A中第一元组相关联的概率的存储。2.如权利要求1所述的计算机实现的方法，其中将集合A的所述m个元组按照其相应概率进行排序。3.如权利要求2所述的计算机实现的方法，还包括：对于所述m个元组中的每个元组Ax，其中A0是概率大于或者等于集合A中所有其它元组的概率的元组，并且其中x是整数并且1≤x≤m-1，由所述迭代解码器将Ax的概率存储为Ax的概率和Ax-1的概率之差。4.如权利要求3所述的计算机实现的方法，其中将Ax的概率存储为Ax的所述概率和Ax-1的概率之差包括存储Ax的所述概率和Ax-1的所述概率之差的绝对值。5.如权利要求1所述的计算机实现的方法，其中与所述第一元组相关联的所述概率小于与所述第二元组相关联的所述概率。6.如权利要求5所述的计算机实现的方法，还包括：如果与所述第一元组相关联的所述概率要求多于预定数量的比特以便被表示的话，由所述迭代解码器将与所述第一元组相关联的所述概率截短。7.如权利要求1所述的计算机实现的方法，还包括：由所述迭代解码器将存储概率的存储单元与所述集合A的多于一个元组相关联。8.如权利要求1所述的计算机实现的方法，还包括：分配单个比特用于存储与所述集合A中至少一个元组相关联的概率。9.如权利要求8所述的计算机实现的方法，还包括：分配6个比特用于存储所述集合A中另一个元组相关联的概率，所述另一个元组的概率大于与所述集合A中被分配了单个比特用于存储的所述至少一个元组相关联的所述概率。10.如权利要求1所述的计算机实现的方法，还包括：在与所述集合A中的元组相关联的概率降低时，由所述迭代解码器分配数量逐渐降低的比特给与所述集合A中元组相关联的概率的存储。11.如权利要求1-10中任一项所述的计算机实现的方法，其中所述迭代解码器是低密度奇偶校验解码器。12.一种对信道上的编码数据进行解码的系统，包括：信道；以及迭代解码器，用于对所述信...

【专利技术属性】
技术研发人员：ZS郭，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US