具有屏蔽栅的沟槽栅MOSFET的制造方法技术

本发明专利技术公开了一种具有屏蔽栅的沟槽栅MOSFET的制造方法，包括步骤：形成沟槽；形成由依次叠加的第一氧化膜、第二氮化膜和第三氧化膜组成的底部介质层；形成第一层多晶硅；对第一层多晶硅进行回刻形成多晶硅屏蔽栅；进行热氧化形成多晶硅间隔离氧化层；进行第一次湿法腐蚀将多晶硅屏蔽栅顶部的沟槽侧壁的第三氧化膜去除；进行第二次湿法腐蚀将多晶硅屏蔽栅顶部的沟槽侧壁的第二氮化膜去除；在第一氧化膜的基础上进行热氧化长厚形成的栅氧化层；形成第二层多晶硅。本发明专利技术能消除多晶硅间隔离氧化层中的空洞结构，提高多晶硅间隔离氧化层的性能，增加栅极到源极的耐压、提高击穿电压以及降低漏电。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路制造方法，特别是涉及一种具有屏蔽栅的沟槽栅MOSFET的制造方法。
技术介绍
如图1所示，是现有具有屏蔽栅(Shield Gate Trench，SGT)的沟槽栅MOSFET的结构示意图；以N型器件为例，现有具有屏蔽栅的沟槽栅MOSFET的单元结构包括:N型娃外延层102，形成于娃衬底101上。娃衬底101为重掺杂并在背面形成有漏极112，硅外延层102为轻掺杂，用于形成漂移区。在硅外延层102的表面形成有P阱108。—沟槽103穿过P阱108进入到硅外延层102中，沟槽103中填充有多晶硅栅107和多晶硅屏蔽栅105。多晶硅栅107和沟槽103的侧面隔离有栅氧化层106a，多晶硅栅107和多晶硅屏蔽栅105之间隔离有氧化层即多晶硅间隔离氧化层(IPO) 106b，多晶硅屏蔽栅105和沟槽103的侧面以及底部表面之间隔离有底部介质层即沟槽介质层(TCH Liner)，所述底部介质层由依次叠加的第一氧化膜104a、第二氮化膜104b和第三氧化膜104c组成，呈氧化膜-氮化膜-氧化膜的0N0结构。源区109形成在Ρ阱108中。多晶硅栅107从侧面覆盖源区109和Ρ阱108，且被多晶硅栅107侧面覆盖的Ρ阱108的表面用于形成连接源区109和底部硅外延层102的沟道。层间膜110将器件覆盖，正面金属层111通过接触孔和源区109接触引出源极，多晶硅栅107顶部也通过正面金属层111引出栅极；背面金属层112引出漏极。如图2Α至图2F所示，是现有具有屏蔽栅的沟槽栅MOSFET的制造方法各步骤中的器件沟槽栅结构示意图；现有方法包括步骤:如图2A所示，首先在硅外延层102中形成沟槽103，N型硅外延层102底部的硅衬底101请如图1所示。在沟槽103中依次形成第一氧化膜104a、第二氮化膜104b和第三氧化膜104c并叠加成0N0结构的底部介质层；对于底部介质层的各层厚度可以为:第一氧化膜104a为90埃，第二氮化膜104b为200埃，第三氧化膜104c为1500埃，当然根据实际需要厚度能有其它选择。之后填充多晶硅105。如图2A所示，对多晶硅105进行回刻，由回刻后的多晶硅105组成多晶硅屏蔽栅105。对所述多晶硅屏蔽栅105的顶部进行氧化后形成多晶硅间隔离氧化层106b，多晶硅间隔离氧化层106b的氧化工艺采用纯扩散(DIFF)氧化，实现厚度的精确控制。所述底部介质层采用0N0结构主要是为了在形成多晶硅间隔离氧化层106b时对沟槽的侧壁进行保护，使得沟槽侧壁的硅不被氧化，能实现沟槽以及多晶硅间隔离氧化层106b尺寸的精确控制。如图2B所示，接着进行湿法腐蚀去除多晶硅屏蔽栅105顶部的沟槽103侧面的底部介质层104的第三氧化膜104c。多晶娃间隔离氧化层106b也会有一定的厚度消耗。如图2C所示，接着进行湿法腐蚀去除多晶硅屏蔽栅105顶部的沟槽103侧面的底部介质层104的第二氮化膜104b。湿法腐蚀后的第二氮化膜104b的顶部会低于多晶硅间隔离氧化层106b的顶部从而呈凹陷的结构。如图2D所示，接着进行湿法腐蚀去除多晶硅屏蔽栅105顶部的沟槽103侧面的底部介质层104的第一氧化膜104a。湿法腐蚀后的第一氧化膜104a的顶部会低于多晶硅间隔离氧化层106b的顶部从而呈凹陷的结构。如图2E所示，接着进行热氧化形成栅氧化层106a。在热氧化过程中，凹陷结构中第二氮化膜104b的顶部不易被氧化从而形成容易形成空洞结构，如虚线框201所示。如图2F所示，最后进行第二层多晶硅107，第二层多晶硅107，将沟槽103内部完全填充。第二层多晶硅107回刻后形成多晶硅栅107。由图2E和图2F所示，现有方法在形成栅氧化层106a后，在第二氮化膜104b的顶部会形成空洞结构，该空洞结构成为一个弱点(weak point)。如图3所示，是现有方法形成的器件的电镜照片；多晶硅屏蔽栅用标记205示出，多晶硅栅用标记107示出，空洞结构如虚线框202所示。根据可靠性测试结果显示，空洞处栅极和源极(GATE-Source)间漏点大，容易被击穿，所以空洞结构的存在会降低多晶硅间隔离氧化层106b的性能，从而会降低栅极到源极的耐压Vgs、降低击穿电压以及增加漏电。
技术实现思路
本专利技术所要解决的技术问题是提供一种具有屏蔽栅的沟槽栅MOSFET的制造方法，能消除多晶硅间隔离氧化层中的空洞结构，提高多晶硅间隔离氧化层的性能，增加栅极到源极的耐压、提高击穿电压以及降低漏电。为解决上述技术问题，本专利技术提供的具有屏蔽栅的沟槽栅MOSFET的制造方法包括如下步骤:步骤一、提供半导体衬底，采用光刻刻蚀工艺在所述半导体衬底的栅极形成区域中形成沟槽。步骤二、在所述沟槽底部表面和侧壁表面形成底部介质层，所述底部介质层也延伸到所述沟槽外部的所述半导体衬底表面；所述底部介质层由依次叠加的第一氧化膜、第二氮化膜和第三氧化膜组成。步骤三、在所述底部介质层表面形成第一层多晶硅，所述第一层多晶硅将所述沟槽完全填充。步骤四、对所述第一层多晶硅进行回刻，该回刻将所述沟槽外部的所述第一层多晶硅完全去除，将所述沟槽中顶部的所述第一层多晶硅去除，由保留于所述沟槽底部的所述第一层多晶硅组成多晶硅屏蔽栅。步骤五、对所述多晶硅屏蔽栅上的顶部硅进行热氧化形成多晶硅间隔离氧化层。步骤六、进行第一次湿法腐蚀，所述第一次湿法腐蚀将所述多晶硅屏蔽栅顶部的所述沟槽侧壁的所述第三氧化膜去除。步骤七、进行第二次湿法腐蚀，所述第二次湿法腐蚀将所述多晶硅屏蔽栅顶部的所述沟槽侧壁的所述第二氮化膜去除。步骤八、在所述多晶硅屏蔽栅顶部的所述沟槽侧壁暴露出来的所述第一氧化膜的基础上进行热氧化长厚形成的栅氧化层，所述栅氧化层利用氧化形成的厚度将所述第二氮化膜顶部的凹陷完全填满。步骤九、形成第二层多晶硅，所述第二层多晶硅将形成有所述栅介质层和所述多晶硅间隔离氧化层的所述沟槽完全填充，由填充于所述沟槽顶部的所述第二层多晶硅组成多晶硅栅。进一步的改进是，步骤一中所述半导体衬底为硅衬底，在所述硅衬底表面形成有硅外延层，所述沟槽形成于所述硅外延层中。进一步的改进是，步骤一中所述硅衬底具有第一导电类型重掺杂，所述硅衬底的背面用于形成漏极，所述硅外延层具有第一导电类型轻掺杂，所述硅外延层用于形成沟槽栅MOSFET的漂移区。进一步的改进是，在所述硅外延层中形成有第二导电类型阱区，所述多晶硅栅穿过所述阱区，所述多晶硅栅从侧面覆盖所述阱区并用于在所述阱区侧面形成沟道。进一步的改进是，步骤九形成所述第二层多晶硅之后还包括对所述第二层多晶硅进行回刻的步骤，该回刻后将所述沟槽外部的所述第二层多晶硅都去除，由保留于所述沟槽顶部的所述第二层多晶硅组成多晶硅栅。进一步的改进是，所述第一氧化膜由氧化硅膜组成，所述第二氮化膜由氮化硅膜组成，所述第三氧化膜由氧化硅膜组成。本专利技术的栅氧化层不再需要先全部去除沟槽顶部侧壁的具有0N0结构的底部介质层的之后再进行热氧化形成，而是在保留底部介质层的第一氧化膜的基础上进行热氧化长厚形成，这样能够避免在底部介质层全部厚度去除后会形成较宽的凹陷结构从而使得第二氮化膜的顶部不易被氧化从而形成容易形成空洞结构，所以本专利技术很容易在栅氧化层的热氧化过程中将第二氮化膜顶部的本文档来自技高网...

【技术保护点】
一种具有屏蔽栅的沟槽栅MOSFET的制造方法，其特征在于，包括如下步骤：步骤一、提供半导体衬底，采用光刻刻蚀工艺在所述半导体衬底的栅极形成区域中形成沟槽；步骤二、在所述沟槽底部表面和侧壁表面形成底部介质层，所述底部介质层也延伸到所述沟槽外部的所述半导体衬底表面；所述底部介质层由依次叠加的第一氧化膜、第二氮化膜和第三氧化膜组成；步骤三、在所述底部介质层表面形成第一层多晶硅，所述第一层多晶硅将所述沟槽完全填充；步骤四、对所述第一层多晶硅进行回刻，该回刻将所述沟槽外部的所述第一层多晶硅完全去除，将所述沟槽中顶部的所述第一层多晶硅去除，由保留于所述沟槽底部的所述第一层多晶硅组成多晶硅屏蔽栅；步骤五、对所述多晶硅屏蔽栅上的顶部硅进行热氧化形成多晶硅间隔离氧化层；步骤六、进行第一次湿法腐蚀，所述第一次湿法腐蚀将所述多晶硅屏蔽栅顶部的所述沟槽侧壁的所述第三氧化膜去除；步骤七、进行第二次湿法腐蚀，所述第二次湿法腐蚀将所述多晶硅屏蔽栅顶部的所述沟槽侧壁的所述第二氮化膜去除；步骤八、在所述多晶硅屏蔽栅顶部的所述沟槽侧壁暴露出来的所述第一氧化膜的基础上进行热氧化长厚形成的栅氧化层，所述栅氧化层利用氧化形成的厚度将所述第二氮化膜顶部的凹陷完全填满；步骤九、形成第二层多晶硅，所述第二层多晶硅将形成有所述栅介质层和所述多晶硅间隔离氧化层的所述沟槽完全填充，由填充于所述沟槽顶部的所述第二层多晶硅组成多晶硅栅。...

【技术特征摘要】

【专利技术属性】
技术研发人员：陈晨，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31