静态随机存储器制造技术

本发明专利技术公开了一种静态随机存储器。其中，该静态随机存储器包括：第一反相器和第二反相器，第一反相器的输出端连接至第二反相器的输入端，第一反相器的输入端连接至第二反相器的输出端；第一NMOS晶体管，分别与第一反相器的输入端、第二反相器的输出端、写字线和写位线连接，用于控制写信号的选通；第二NMOS晶体管，分别与第一反相器的输出端、第二反相器的输入端、读字线和内线连接，用于控制读信号的选通。本发明专利技术解决了现有技术中的基于6T单元的SRAM的读静态噪声容限较低的技术问题，达到了提高基于6T单元的SRAM的读静态噪声容限的技术效果。

【技术实现步骤摘要】

本专利技术涉及半导体领域，具体而言，涉及一种静态随机存储器。
技术介绍
目前，如图1所示，现有技术中静态存储器往往无法明确区分控制读与写的操作，此外，在一定的静态噪声容限的前提下，现有的技术需要多个晶体管组合实现，这样不仅影响读与与的速率，而且提闻成本。针对上述的问题，目前尚未提出有效的解决方案。
技术实现思路
本专利技术实施例提供了一种静态随机存储器，以至少解决现有技术中的基于6T单元的SRAM的读静态噪声容限较低的技术问题。根据本专利技术实施例的一个方面，提供了一种静态随机存储器，包括:多个单元，其中，每个单元包括:第一反相器和第二反相器，第一反相器的输出端连接至第二反相器的输入端，第一反相器的输入端连接至第二反相器的输出端；第一 NM0S晶体管，分别与第一反相器的输入端、第二反相器的输出端、写字线和写位线连接，用于控制写信号的选通；第二NM0S晶体管，分别与第一反相器的输出端、第二反相器的输入端、读字线和内线连接，用于控制读信号的选通。可选地，第一反相器包括第一 PM0S晶体管和第三NM0S晶体管；第二反相器包括第二 PM0S晶体管和第四NM0S晶体管；其中，第一 PM0S晶体管和第二 PM0S晶体管均被上拉至与电源端连接；第三NM0S晶体管和第四NM0S晶体管均被下拉至与接地端连接。可选地，第一 NM0S晶体管的栅极与写字线连接，第一 NM0S晶体管的漏极与写位线连接，第一 NM0S晶体管的源极与第一 PM0S晶体管的漏极、第三NM0S晶体管的漏极、第二PM0S晶体管的栅极和第四NM0S晶体管的栅极连接。可选地，第二NM0S晶体管的栅极与读字线连接，第二NM0S晶体管的漏极与内线连接，第二 NM0S晶体管的源极与第一 PM0S晶体管的栅极、第三NM0S晶体管的栅极、第二 PM0S晶体管的漏极和第四NM0S晶体管的漏极连接。可选地，第三NM0S晶体管和第四NM0S晶体管的宽度可与第一 NM0S晶体管的宽度相同。可选地，第三NM0S晶体管和第四NM0S晶体管的宽度可与第二 NM0S晶体管的宽度相同。可选地，第一PM0S晶体管的源极和第二PM0S晶体管的源极均连接至电源端，第一PM0S晶体管的栅极与第三NM0S晶体管的栅极连接，第二 PM0S晶体管的栅极与四NM0S晶体管的栅极连接，第三NM0S晶体管的源极和第四NM0S晶体管的源极均连接至接地端。可选地，多个单元中的第i个单元中的第一 NM0S晶体管的栅极连接至第i条写字线，第i个单元中的第一 NM0S晶体管的漏极连接至第j条写位线；第i个单元中的第二NMOS晶体管的栅极连接至第i条读字线，第i个单元中的第二NM0S晶体管的漏极连接至第j条内线。可选地，第j条内线通过第五NM0S晶体管连接至第j条读位线，其中，第五NM0S晶体管用于控制一列单元的读信号的选通。可选地，第j条内线与第五NM0S晶体管的栅极连接，第五NM0S晶体管的漏极与第j条读位线连接，第五NM0S晶体管的源极接地或接高电位。在本专利技术实施例中，采用分别控制读写信号的选通的方式，通过六个晶体管的组合控制，达到了分别控制静态存储器的读写操作的目的，从而实现了提高基于6T单元的SRAM的读静态噪声容限的技术效果，进而解决了现有技术中的基于6T单元的SRAM的读静态噪声容限较低的技术问题。【附图说明】此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中:图1是根据现有技术的一种静态存储器的电路示意图；图2是根据本专利技术实施例的一种可选的静态存储器的列电路示意图；图3是根据本专利技术实施例的一种可选的静态存储器的单元电路示意图。【具体实施方式】为了使本
的人员更好地理解本专利技术方案，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分的实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本专利技术保护的范围。需要说明的是，本专利技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本专利技术的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。实施例1根据本专利技术实施例，提供了一种静态随机存储器，如图2所示，在本实施例中的静态存储器包括:1)第一反相器202,可选地，第一反相器202可以包括但不限于:第一 PM0S晶体管和第三NM0S晶体管。例如，通过控制第一反相器202中的第一 PM0S晶体管和第三NM0S晶体管的电压，实现对静态存储器的控制。2)第二反相器204，第一反相器202的输出端连接至第二反相器204的输入端，第一反相器202的输入端连接至第二反相器204的输出端；可选地，第二反相器204包括第二 PM0S晶体管和第四NM0S晶体管。例如，通过控制第二反相器204中的第二 PM0S晶体管和第四NM0S晶体管的电压，实现对静态存储器的控制。可选地，第一 PM0S晶体管和第二 PM0S晶体管均被上拉至与电源端连接;第三NM0S晶体管和第四NM0S晶体管均被下拉至与接地端连接。3)第一 NM0S晶体管206,分别与第一反相器202的输入端、第二反相器204的输出端、写字线和写位线连接，用于控制写信号的选通；例如，结合图2所示，第一 NM0S晶体管206的G极(gate，栅极)与写字线(WWL，Write Word Line)连接，D 极(drain,漏极)与写位线(WBL, Write Bit Line)连接，第一反相器202的输入端与第二反相器204的输出端与S极(source，源极)连接，上述电路共同构成了对静态存储器的选通写信号的控制电路。4)第二 NM0S晶体管208，分别与第一反相器202的输出端、第二反相器204的输入端、读字线和内线连接，用于控制读信号的选通。例如，结合图2所示，第二 NM0S晶体管208的G极(gate，栅极)与读字线(RWL，Read Word Line)连接,D 极(drain,漏极)与内线(IL, Inter-Line)连接，第一反相器 202的输出端与第二反相器204的输入端与S极(source，源极)连接，上述电路共同构成了对静态存储器的选通读信号的控制电路。通过本申请提供的实施例，利用第一反相器、第二反相器及相关的PM0S晶体管和NM0S晶体管分别实现对静态存储器读写信号选通的控制，并提高基于6T单元的SRAM的读静态噪声容限可选地，第一反相器包括第一 PM0S晶体管和第三NM0S晶体管；第二反相器包括第二 PM0S晶体管和第四NM0S晶体管；可选地，第一 PM0S晶体管和第二 PM0S晶体管均被上拉至与电源端连接；第三NM0S晶体管和第四NM0S晶本文档来自技高网...

【技术保护点】
一种静态随机存储器，其特征在于，包括：多个单元，其中，每个所述单元包括：第一反相器和第二反相器，所述第一反相器的输出端连接至所述第二反相器的输入端，所述第一反相器的输入端连接至所述第二反相器的输出端；第一NMOS晶体管，分别与所述第一反相器的输入端、所述第二反相器的输出端、写字线和写位线连接，用于控制写信号的选通；第二NMOS晶体管，分别与所述第一反相器的输出端、所述第二反相器的输入端、读字线和内线连接，用于控制读信号的选通。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈金明，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31