本发明专利技术提供一种速率可配式FPGA片间通信的连接方法及系统，所述方法包括：通过分别配置在两个FPGA芯片内的吉比特收发器将所述两个FPGA芯片连接；每一个所述FPGA芯片均配置连接状态写寄存器和通道速率写寄存器，分别用于根据接收到的外部输入指令控制各自FPGA芯片内的通道连接状态和通道速率，同时控制通过与各自FPGA芯片对外收发数据的数据传输速率进行匹配，最终实现对板间数据链路的开关控制。本发明专利技术兼容高低速的数据传输模式，且不同速率模式彼此独立，互不干扰，该兼容高低速的设计验证方式可同时搭建多个测试环境进行验证，不会因为速率模式的改变而对传输性能构成影响，同时有效缩短了设计验证周期，节约了成本。
【技术实现步骤摘要】
本专利技术涉及FPGA
，特别是涉及FPGA通信
，具体为一种速率可配式FPGA片间通信的连接方法及系统。
技术介绍
随着大规模集成电路的发展，数据的传输速率也在不断提高，以传统PCI总线技术为代表的并行I/o接口已无法满足网络和用户终端对高速I/O接口通信带宽的需求，高速串行通信技术成为主流。以Serdes为代表的串行通信技术减少了所需信道和器件的引脚数量，单通道通信能力可达28Gbps，该技术对芯片设计过程中的板级验证方案提出了更高的要求。一种验证方案为将两块芯片的高速数据接口对接，进行板间的高速数据对通测试，来验证芯片设计中高速串行信号的通信能力。以Xilinx公司Vertex-7FPGA为例，其芯片高速串行收发器接口(GTX)的线速率范围为0.5Gbps-10.3Gbps，可作为高速I/O接口在验证中使用，该方法可对芯片设计的物理编码子层(PCS)和物理介质接入层(PMA)部分的设计进行数据流通断和多种环回验证。芯片的设计过程中要经过多次修改，流片也要耗费高昂的成本。为了提高设计效率，相应的验证工作要做到尽可能地细致全面。一般的，需要对设计中存在的高速与低速部分分别验证，如果将不同的测试模型集成到一个环境里，可以有效缩短验证周期和设计成本。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种速率可配式FPGA片间通信的连接方法及系统，用于解决现有技术中FPGA测试验证时周期长、验证效率低的问题。为实现上述目的及其他相关目的，本专利技术提供一种速率可配式FPGA片间通信的连接系统，所述速率可配式FPGA片间通信的连接系统包括:第一 FPGA芯片，所述第一 FPGA芯片内配置有:第一连接控制模块，用于根据接收到的外部输入指令控制所述第一 FPGA芯片内的通道连接状态和通道速率；第一吉比特收发器，与所述第一连接控制模块相连，用于提供所述第一 FPGA芯片对外收发数据的数据传输接口 ；第一应用功能模块，分别与所述第一连接控制模块和所述第一吉比特收发器相连，用于向所述第一吉比特收发器收发数据并将所述第一 FPGA芯片对外收发数据的数据传输速率与所述第一 FPGA芯片内的通道速率进行速率匹配；第二 FPGA芯片，所述第二 FPGA芯片内配置有:第二连接控制模块，用于控制所述第二 FPGA芯片内的通道连接状态和通道速率；第二吉比特收发器，分别与所述第一FPGA芯片中的第一吉比特收发器和所述第二连接控制模块相连，用于提供所述第二 FPGA芯片对外收发数据的数据传输接口 ；第二应用功能模块，分别与所述第二连接控制模块和所述第二吉比特收发器相连，用于向所述第二吉比特收发器收发数据并将所述第二 FPGA芯片对外收发数据的数据传输速率与所述第二 FPGA芯片内的通道速率进行速率匹配。优选地，所述第一连接控制模块和所述第二连接控制模块均包括:连接状态写寄存器，分别用于控制各自所对应的FPGA芯片内的通道连接状态；通道速率写寄存器，与所述连接状态写寄存器相连，用于根据通道连接状态控制通道速率。优选地，所述连接状态写寄存器将所对应的FPGA芯片内的通道连接状态设置为第一预设值时，对应的所述通道速率写寄存器控制所述通道速率位于可同时支持高速和低速两种数据传输模式的高速模式或位于支持低速数据传输模式的低速模式；所述连接状态写寄存器将所对应的FPGA芯片内的通道连接状态设置为第二预设值时，对应的FPGA芯片内的数据传输通道断开。优选地，所述第一 FPGA芯片和所述第二 FPGA芯片通过协议握手的方式控制所述第一吉比特收发器和所述第二吉比特收发器之间的连接状态。优选地，所述第一连接控制模块和所述第二连接控制模块分别通过SPI或I2C串行总线的方式接收外部输入指令。为实现上述目的，本专利技术还提供一种速率可配式FPGA片间通信的连接方法，所述速率可配式FPGA片间通信的连接方法包括:通过分别配置在两个FPGA芯片内的吉比特收发器将所述两个FPGA芯片连接；每一个所述FPGA芯片根据接收到的外部输入指令控制各自FPGA芯片内的通道连接状态和通道速率，同时控制各自FPGA芯片对外收发数据的数据传输速率。优选地，在每一个所述FPGA芯片内均配置:用于控制FPGA芯片内的通道连接状态的连接状态写寄存器和用于根据通道连接状态控制通道速率的通道速率写寄存器。优选地，所述连接状态写寄存器将所对应的FPGA芯片内的通道连接状态设置为第一预设值时，对应的所述通道速率写寄存器控制所述通道速率位于可同时支持高速和低速两种数据传输模式的高速模式或位于支持低速数据传输模式的低速模式；所述连接状态写寄存器将所对应的FPGA芯片内的通道连接状态设置为第二预设值时，对应的FPGA芯片内的数据传输通道断开。优选地，两个FPGA芯片通过协议握手的方式控制两个吉比特收发器之间的连接状态。优选地，所述FPGA芯片通过SPI或I2C串行总线的方式接收外部输入指令。如上所述，本专利技术的一种速率可配式FPGA片间通信的连接方法及系统，具有以下有益效果:本专利技术提出的一种速率可配式FPGA片间通信的连接方法和系统兼容高低速的数据传输模式，且不同速率模式彼此独立，互不干扰，该兼容高低速的设计验证方式可同时搭建多个测试环境进行验证，不会因为速率模式的改变而对传输性能构成影响，同时有效缩短了设计验证周期，节约了成本；此外，本专利技术支持多通道数据并行收发，支持较大的传输速率窗口，同时可兼容多速率通信模式。本专利技术简单高效，具有较强的通用性和实用性。【附图说明】图1显示为本专利技术的速率可配式FPGA片间通信的连接方法的流程示意图。图2显示为本专利技术的速率可配式FPGA片间通信的连接方法中实现通道通断控制的流程示意图。图3显示为本专利技术的速率可配式FPGA片间通信的连接系统的结构示意图。图4显示为本专利技术的速率可配式FPGA片间通信的连接系统的FPGA片间通信的示意图。图5显示为本专利技术的速率可配式FPGA片间通信的连接系统中FPGA1发出数据的远端环回设计验证示意图。图6显示为本专利技术的速率可配式FPGA片间通信的连接系统中FPGA2发出数据的远端环回设计验证示意图。元件标号说明1速率可配式FPGA片间通信的连接系统11第一 FPGA 芯片111第一连接控制模块112第一应用功能模块113第一吉比特收发器12第二 FPGA 芯片121第二连接控制模块122第二应用功能模块123第二吉比特收发器S11 ?S12 步骤【具体实施方式】以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。本实施例的目的在于提供一种速率可配式FPGA片间通信的连接方法及系统，用于解决现有技术中FPGA测试验证时周期长、验证效率低的问题。以下将详细阐述本实施例的一种速率可配式FPGA片间通信的连接方法及系统的原理及实施方式，使本领域技术人员不需要创造性劳动即可理解本实施例的一种速率可配式FPGA片间通信的连接方法及系统。如图1至图6所示，本实施例提供一种速率可配式FPGA片间通信的连接方本文档来自技高网...
【技术保护点】
一种速率可配式FPGA片间通信的连接系统，其特征在于：所述速率可配式FPGA片间通信的连接系统包括：第一FPGA芯片，所述第一FPGA芯片内配置有：第一连接控制模块，用于根据接收到的外部输入指令控制所述第一FPGA芯片内的通道连接状态和通道速率；第一吉比特收发器，与所述第一连接控制模块相连，用于提供所述第一FPGA芯片对外收发数据的数据传输接口；第一应用功能模块，分别与所述第一连接控制模块和所述第一吉比特收发器相连，用于向所述第一吉比特收发器收发数据并将所述第一FPGA芯片对外收发数据的数据传输速率与所述第一FPGA芯片内的通道速率进行速率匹配；第二FPGA芯片，所述第二FPGA芯片内配置有：第二连接控制模块，用于控制所述第二FPGA芯片内的通道连接状态和通道速率；第二吉比特收发器，分别与所述第一FPGA芯片中的第一吉比特收发器和所述第二连接控制模块相连，用于提供所述第二FPGA芯片对外收发数据的数据传输接口；第二应用功能模块，分别与所述第二连接控制模块和所述第二吉比特收发器相连，用于向所述第二吉比特收发器收发数据并将所述第二FPGA芯片对外收发数据的数据传输速率与所述第二FPGA芯片内的通道速率进行速率匹配。...
【技术特征摘要】
【专利技术属性】
技术研发人员：王鹏，吴涛，高鹏，
申请(专利权)人：中国科学院上海高等研究院，上海市信息技术研究中心，
类型：发明
国别省市：上海;31
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