半导体器件的形成方法技术

一种半导体器件的形成方法，包括：提供半导体衬底，包括存储区域和逻辑区域；在存储区域上形成若干第一多晶硅层；形成覆盖第一多晶硅层的控制栅介质材料层；形成覆盖控制栅介质材料层和逻辑区域的第二多晶硅层；刻蚀部分第二多晶硅层和控制栅介质材料层，形成暴露出第一多晶硅层顶部部分表面的第二开口；形成覆盖第二多晶硅层的第三多晶硅层；刻蚀存储区域的部分第三多晶硅层、第二多晶硅层、控制栅介质材料层和第一多晶硅层，形成闪存器件的选择栅，浮栅和位于浮栅上的控制栅；形成覆盖选择栅、控制栅的保护层；在保护层上形成光刻胶层；刻蚀逻辑区域的第三多晶硅层和第二多晶硅层，形成逻辑晶体管的栅极。防止控制栅和选择栅上凹陷的产生。

【技术实现步骤摘要】

本专利技术涉及半导体制作领域，特别涉及一种。
技术介绍
在目前的半导体产业中，集成电路产品主要可分为三大类型:逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来闪存器件(flash memory)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。现有的闪存器件的结构示意图，包括:半导体衬底，位于所述半导体衬底上分立的存储晶体管栅极堆叠和选择晶体管栅极堆叠，所述存储晶体管栅极堆叠包括位于半导体衬底表面的隧穿氧化层、位于隧穿氧化层上的浮栅、位于浮栅上的控制栅介质层和位于控制栅介质层上的控制栅，所述选择晶体管栅极堆叠包括位于半导体衬底表面的选择栅介质层和位于选择栅介质层上的选择栅；还包括位于存储晶体管栅极堆叠和选择晶体管栅极堆叠之间的半导体衬底内的共源漏区，位于存储晶体管栅极堆叠远离共源漏区一侧的半导体衬底内的源区，位于选择晶体管栅极堆叠的远离共源漏区一侧的半导体衬底内的漏区。现有技术在制作闪存器件时，通常需要在半导体衬底的其他区域集成制作逻辑晶体管，逻辑晶体管的栅极与闪存器件的控制栅和选择栅采用同一层多晶硅，而进行闪存器件和逻辑晶体管的集成制作工艺时，一般是先制作闪存器件，然后制作逻辑晶体管，在形成逻辑晶体管的栅极时，容易对已经形成的闪存器件的控制栅和选择栅表面产生过刻蚀，在控制栅和选择栅的表面产生凹陷缺陷。
技术实现思路
本专利技术解决的问题是防止控制栅和选择栅的表面产生凹陷缺陷。为解决上述问题，本专利技术提供一种，包括:提供半导体衬底，所述半导体衬底包括存储区域和逻辑区域；在半导体衬底的存储区域上形成若干分立第一多晶娃层，相邻第一多晶娃层之间具有第一开口，所述第一多晶娃层包括第一部分和第一部分相邻的第二部分；形成覆盖所述第一多晶硅层侧壁和表面以及半导体衬底表面的控制栅介质材料层；形成覆盖所述控制栅介质材料层和逻辑区域的半导体衬底的第二多晶石圭层；刻蚀第一部分的第一多晶娃层上的部分第二多晶娃层和控制栅介质材料层，在存储区域的第二多晶硅层和控制栅介质材料层中形成暴露出第一部分的第一多晶硅层顶部部分表面的第二开口 ；形成覆盖所述第二多晶硅层的第三多晶硅层，所述第三多晶硅层填充满第二开口 ；刻蚀第一部分上的部分第三多晶硅层、第二开口两侧的部分第二多晶硅层、控制栅介质材料层和第一多晶硅层，形成闪存器件的选择栅，刻蚀第二部分上的部分第三多晶硅层、第二多晶硅层、控制栅介质材料层和第一多晶硅层，形成闪存器件的浮栅、覆盖浮栅的侧壁和顶部表面的控制栅介质层，位于控制栅介质层上的控制栅；形成覆盖所述逻辑区域的第三多晶硅层、存储区域的半导体衬底、选择栅、控制栅、控制栅介质层、浮栅表面的保护层，所述保护层的材料与多晶硅层材料不相同；在所述保护层上形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀逻辑区域的第三多晶硅层和第二多晶硅层，形成逻辑晶体管的栅极。可选的，所述保护层的材料为氧化硅、氮化硅或氮氧化硅。可选的，所述保护层的10?30埃。可选的，所述保护层的形成工艺为化学气相沉积工艺。可选的，所述半导体衬底还包括高压区域，若干分立的第一多晶硅层形成在高压区域的半导体衬底上。可选的，所述控制栅介质层还覆盖所述高压区域的第一多晶硅层的侧壁和顶部表面；第二多晶硅层覆盖高压区域的控制栅介质材料层。可选的，刻蚀高压区域的部分第二多晶硅层和控制栅介质材料层，形成暴露出高压区域的第一多晶硅层顶部部分表面的第三开口。可选的，所述第三多晶硅层覆盖所述高压区域的第二多晶硅层，并且填充满第三开口。可选的，在形成闪存器件的选择栅、控制栅和浮栅的同时，刻蚀高压区域的部分第三多晶硅层、第三开口两侧的部分第二多晶硅层、控制栅介质材料层和第一多晶硅层，在高压区域的半导体衬底上形成高压晶体管的栅极。可选的，所述保护层还覆盖高压区域的半导体衬底和高压晶体管的栅极表面。可选的，在形成保护层后，对逻辑区域的第三多晶硅层和第二多晶硅层进行离子注入，调节第三多晶层和第二多晶硅层的电阻。可选的，在形成高压晶体管的栅极，闪存器件的选择栅、控制栅和浮栅之后，对高压晶体管的栅极，闪存器件的选择栅、控制栅和浮栅进行热氧化，在高压晶体管的栅极，闪存器件的选择栅和控制栅以及浮栅表面形成第一热氧化层；形成第一热氧化层后，对高压晶体管的栅极两侧的半导体衬底进行第一浅掺杂离子注入，在高压晶体管的栅极两侧的半导体衬底内形成高压晶体管的浅掺杂区。可选的，所述第一热氧化层的厚度为10?30埃。可选的，在形成逻辑晶体管的栅极后，对逻辑晶体管的栅极进行热氧化，在所述逻辑晶体管的栅极表面形成第二热氧化层。可选的，所述第二热氧化层的厚度为5?40埃。可选的，在所述逻辑晶体管的栅极两侧侧壁的第二热氧化层上、在高压晶体管两侧侧壁的第一热氧化层、闪存器件的选择栅和控制栅以及浮栅两侧侧壁的第一热氧化层上形成第一偏移侧墙。可选的，在逻辑晶体管的栅极的第一偏移侧墙两侧的半导体衬底内形成逻辑晶体管的浅掺杂区，在闪存器件的选择栅和控制栅两侧的半导体衬底内形成闪存器件的浅掺杂区。可选的，在逻辑晶体管的第一偏移侧墙上形成第一主侧墙，在高压晶体管的栅极与存储晶体管的控制栅和浮栅以及选择栅的第一偏移侧墙上形成第二主侧墙，第一主侧墙的宽度小于第二主侧墙的宽度；在逻辑晶体管的第一主侧墙两侧的半导体衬底内形成逻辑晶体管的重掺杂区，在高压晶体管的第二主侧墙两侧的半导体衬底内形成高压晶体管的重掺杂区，在存储晶体管的控制栅和选择栅上的两侧的半导体衬底内形成存储晶体管的重掺杂区。可选的，所述第一主侧墙为氧化硅层和氮化硅层的双层堆叠结构，所述第二主侧墙为氧化硅层-氮化硅层-氧化硅层的三层堆叠结构。可选的，所述第一多晶硅层的形成过程为:在半导体衬底上形成的硬掩膜层，所述硬掩膜层中具有暴露出半导体衬底表面的若干开口 ；以所述硬掩膜层为掩膜刻蚀所述半导体衬底，在半导体衬底中形成若干第一凹槽；在所述凹槽和开口中填充满隔离材料，形成隔离结构；去除所述硬掩膜层，形成若干第二凹槽；在所述第二凹槽中填充满多晶硅材料，形成第一多晶硅层；回刻蚀所述隔离结构，在相邻的第一多晶硅层之间形成第一开口。与现有技术相比，本专利技术的技术方案具有以下优点:在半导体衬底的存储区域形成闪存器件的控制栅和选择栅后，形成覆盖所述逻辑区域的第三多晶硅层、存储区域的半导体衬底、选择栅控制栅、控制栅介质层、浮栅表面的保护层，所述保护层的材料与多晶硅层材料不相同，然后在所述保护层上形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜，刻蚀逻辑区域的第三多晶硅层和第二多晶硅层时，即使控制栅和选择栅上的部分光刻胶层被消耗，由于保护层覆盖所述控制栅和选择栅的表面，对保护层材料的刻蚀材料远低于对多晶硅材料的刻蚀速率，从而防止在控制栅和选择栅表面产生凹陷缺陷。进一步，所述保护层的材料为氮化硅、氮化硅或氮氧化硅，使得刻蚀多晶硅层材料相对于保护层材料具有高的刻蚀选择比，所述保护层的厚度为10?30埃，一方面对控制栅和选择栅以及高压晶体管栅极提供足够的保护，另一方面保护层不会占据较大的空间，以使后续形成的偏移侧墙和主侧墙较为精确并本文档来自技高网...

【技术保护点】
一种半导体器件的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底包括存储区域和逻辑区域；在半导体衬底的存储区域上形成若干分立第一多晶硅层，相邻第一多晶硅层之间具有第一开口，所述第一多晶硅层包括第一部分和第一部分相邻的第二部分；形成覆盖所述第一多晶硅层侧壁和表面以及半导体衬底表面的控制栅介质材料层；形成覆盖所述控制栅介质材料层和逻辑区域的半导体衬底的第二多晶硅层；刻蚀第一部分的第一多晶硅层上的部分第二多晶硅层和控制栅介质材料层，在存储区域的第二多晶硅层和控制栅介质材料层中形成暴露出第一部分的第一多晶硅层顶部部分表面的第二开口；形成覆盖所述第二多晶硅层的第三多晶硅层，所述第三多晶硅层填充满第二开口；刻蚀第一部分上的部分第三多晶硅层、第二开口两侧的部分第二多晶硅层、控制栅介质材料层和第一多晶硅层，形成闪存器件的选择栅，刻蚀第二部分上的部分第三多晶硅层、第二多晶硅层、控制栅介质材料层和第一多晶硅层，形成闪存器件的浮栅、覆盖浮栅的侧壁和顶部表面的控制栅介质层，位于控制栅介质层上的控制栅；形成覆盖所述逻辑区域的第三多晶硅层、存储区域的半导体衬底、选择栅、控制栅、控制栅介质层、浮栅表面的保护层，所述保护层的材料与多晶硅层材料不相同；在所述保护层上形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀逻辑区域的第三多晶硅层和第二多晶硅层，形成逻辑晶体管的栅极。...

【技术特征摘要】

【专利技术属性】
技术研发人员：王新鹏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31