互连结构的形成方法技术

本发明专利技术提供了一种互连结构的形成方法。包括在半导体衬底上形成介质层后，在所述介质层上形成氧化硅掩模层，用以形成硬掩模。所述氧化硅掩模层的形成步骤包括：先在介质层上形成四乙基原硅酸盐层，之后，对所述四乙基原硅酸盐层进行氧等离子体处理，使氧等离子体与所述四乙基原硅酸盐层反应，以形成氧化硅掩模层。通过上述工艺形成的氧化硅层中的碳含量明显降低，从而在后续介质层形成通孔后，湿法清洗通孔的过程中，缓解基于碳原子而造成氧化硅掩模层的消耗速率明显小于介质层的缺陷，有效改善形成于所述硬掩模内的开口以及介质层内的通孔侧壁整体的平整度，进而提高后续向所述通孔内填充的导电材料的填充性能，以提高形成的导电插塞的性能。

【技术实现步骤摘要】

本专利技术涉及半导体
，尤其是涉及一种。
技术介绍
随着半导体技术发展，半导体器件的集成度不断增加，半导体器件特征尺寸 (Critical Dimension, CD)越来越小。 而随着半导体器件特征尺寸的逐渐减小，互连结构的RC延迟（RC delay)问题对 半导体器件的影响越来越大。降低互连结构中介质层材料的K值是有效降低RC延迟效应 的方法。近年来，在半导体器件的后段制备工艺度ack化dOfThe Line，BE0L)中，低K介 电常数化OW K，LK)材料化< 3)和超低K介电常数扣Itra Low K，ULK)材料已逐渐成为 介质层的主流材料，且随着半导体器件发展需求，所采用的介质层材料的K值不断减小。 图1和图2为现有的互连结构的形成工艺示意图，互连结构的形成工艺包括：[000引参考图1所示，在基底10上形成介质层11后，在所述介质层11上依此形成 低K介质掩模层12、W四己基原娃酸盐（Tetraethyl Orthosilicate, TEO巧为反应气体 (TEOS-based)形成的氧化娃层13, W及金属掩模层14 (如W氮化铁为材料），在刻蚀所述低 K介质掩模层12、氧化娃层13和金属掩模层14形成硬掩模15后，W所述硬掩模15为掩模 刻蚀所述介质层11形成通孔16。 接着参考图2所示，在所述硬掩模15上形成导电材料层17,所述导电材料层17填 充满所述通孔16,从而在介质层11内形成导电插塞。 然而，在实际操作过程中发现，通过现有技术形成的导电插塞的性能较差，无法满 足半导体技术的发展要求，为此如何提高导电插塞性能是本领域技术人员亟需解决的问 题。
技术实现思路
[000引本专利技术解决的问题是提供一种，W提高形成于介质层内的导 电插塞的性能。 为解决上述问题，本专利技术提供的包括： 提供基底； 在所述基底上形成介质层； 在所述介质层上形成四己基原娃酸盐层； 对所述四己基原娃酸盐层进行氧等离子体处理，所述氧等离子体与所述四己基原 娃酸盐层反应形成氧化娃掩模层； 在所述氧化娃掩模层上形成金属掩模层； 刻蚀所述金属掩模层和氧化娃掩模层，形成硬掩模； W所述硬掩模为掩模刻蚀所述介质层，在所述介质层内形成通孔； 在所述通孔内填充导电材料，W形成导电插塞。 可选地，对所述四己基原娃酸盐层进行氧等离子体处理所采用的氧气的量大于形 成四己基原娃酸盐层时采用的四己基原娃酸盐的量。 可选地，进行氧等离子体处理所用的氧气与形成四己基原娃酸盐层时所用的四己 基原娃酸盐的物质的量比值为1:5~1:50。 可选地，形成四己基原娃酸盐层的方法为化学气相沉积法。 可选地，形成四己基原娃酸盐层的步骤中四己基原娃酸盐的流量小于或等于 200mg/min。 可选地，形成四己基原娃酸盐层的步骤中四己基原娃酸盐层的形成速率为 5'-3〇A/rniiu[002引可选地，所述四己基原娃酸盐层的厚度为50--300 A。 可选地，对所述四己基原娃酸盐层进行氧等离子体处理的步骤包括；通入流量为 10000 ~20000sccm 的氧气。可选地，形成四己基原娃酸盐层的步骤包括；气压为0. 1~lOtorr，功率为100~ 5000W，四己基原娃酸盐的流量为10~150mg/min; 对所述四己基原娃酸盐层进行氧等离子体处理的步骤包括；气压为0. 1~ IOtorr，功率为100~5000W，氧气的流量为15000~20000sccm〇 可选地，在形成所述金属掩模层前，所述包括： 重复形成所述四己基原娃酸盐层W及对所述四己基原娃酸盐层进行氧等离子体 处理的步骤，W形成氧化娃掩模层。 可选地，执行形成四己基原娃酸盐层W及进行氧等离子体处理的步骤1~6次，W 形成氧化娃掩模层。 可选地，对所述四己基原娃酸盐层进行氧等离子体处理，W形成氧化娃掩模层的 步骤包括：形成碳原子的含量小于或等于1.OX IQis个原子每立方厘米的氧化娃掩模层。 可选地，在所述介质层内形成通孔后，在所述通孔内填充导电材料前，所述互连结 构的形成方法还包括对通孔进行湿法清洗步骤。 可选地，在所述介质层上形成氧化娃掩模层前，所述还包括 在所述介质层上形成低K介质掩模层，所述低K介质掩模层的K值小于或等于3; 刻蚀所述金属掩模层和氧化娃掩模层，形成硬掩模的步骤包括： 刻蚀所述金属掩模层、氧化娃掩模层和低K介质掩模层，W形成硬掩模。 与现有技术相比，本专利技术的技术方案具有W下优点： 在形成介质层后，在介质层上形成氧化娃掩模层的步骤包括，先在介质层上形成 四己基原娃酸盐层，之后对所述四己基原娃酸盐层进行氧等离子体处理，使得氧等离子体 与四己基原娃酸盐层反应，形成氧化娃层。相比于现有技术中基于四己基原娃酸盐形成的 氧化娃层，本专利技术先形成四己基原娃酸盐层，之后W氧等离子体处理所述四己基原娃酸盐 层，使得四己基原娃酸盐与氧等离子体反应形成氧化娃，同时氧等离子体更易与四己基原 娃酸盐层中的碳原子反应形成二氧化碳（或一氧化碳），从而转移原先四己基原娃酸盐层 中的碳原子，有效降低所形成的氧化娃中的碳含量，从而在后续刻蚀氧化娃层、介质层W及 在介质层内形成通孔后，湿法清洗通孔的过程中，有效缓解因为碳原子而使氧化娃掩模层 的消耗速率明显小于介质层的现象，提高了氧化娃掩模层的消耗速率，使氧化娃掩模层和 介质层的消耗速率接近，进而可W减少在介质层通孔侧壁容易出现的凸起缺陷，使得所述 硬掩模的开口 W及介质层内的通孔侧壁整体具有较好的平整度，可W有效改善后续向所述 通孔内填充的导电材料的填充性能，W提高后续形成的导电插塞的性能。【附图说明】 图1和图2为现有技术一种导电插塞形成方法的结构示意图； 图3为现有的导电插塞形成方法在刻蚀介质层形成通孔后的半导体器件示意图； 图4~图15是本专利技术一实施例的结构示意图； 图16和17是本专利技术另一实施例的结构示意图。【具体实施方式】 如
技术介绍
所述，现有半导体器件的后段工艺中，在介质层内形成的导电插塞的 性能较差。分析其原因，参考图3所示，刻蚀介质层W形成通孔的工艺中，介质层上的硬掩 模15包括低K介质掩模层12、W四己基原娃酸盐为反应气体（TEOS-based)形成的氧化娃 层13和金属掩模层14。其中，在刻蚀介质层形成通孔，W及后续清洗通孔的过程中，容易在 所述介质层11内的通孔16内壁上方的氧化娃层13上形成凸起18,在后续向通孔内填充导 电材料时，所述凸起18影响导电材料的填充效果，在通孔16内的导电材料中形成空隙等缺 陷，进而影响后续形成的导电插塞的性能。 进一步分析刻蚀介质层形成凸起的原因；现有采用四己基原娃酸盐形成的氧化娃 中都会渗杂有较高含量的碳原子，碳原子提高了氧化娃的硬度W及被刻蚀的难度，因此在 刻蚀介质层W及进行湿法清洗通孔的过程中，氧化娃层13内的碳原子会降低氧化娃层13 的消耗速率，使得氧化娃层13的消耗量明显小于氧化层13上方的金属掩模层14的消耗 量，还小于氧化娃层13下方的低K介质掩模层12和介质层11的消耗量，从而因氧化娃层 13消耗量较少而在氧化娃层13位置处形成凸起18。 为此，本专利技术提供了一种，包括： 在半导体衬底上形成介质层后，在所述介质层上形成氧化娃层，所述氧化娃层的 形成步骤包括：本文档来自技高网...

【技术保护点】
一种互连结构的形成方法，其特征在于，包括：提供基底；在所述基底上形成介质层；在所述介质层上形成四乙基原硅酸盐层；对所述四乙基原硅酸盐层进行氧等离子体处理，所述氧等离子体与所述四乙基原硅酸盐层反应形成氧化硅掩模层；在所述氧化硅掩模层上形成金属掩模层；刻蚀所述金属掩模层和氧化硅掩模层，形成硬掩模；以所述硬掩模为掩模刻蚀所述介质层，在所述介质层内形成通孔；在所述通孔内填充导电材料，以形成导电插塞。

【技术特征摘要】

【专利技术属性】
技术研发人员：周鸣，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31