一种SRAM存储阵列的控制电路和SRAM存储器，控制电路包括：第一PMOS管、导通控制单元和至少一个下拉MOS管；所述第一PMOS管的源极适于输入第一电压；所述下拉MOS管的漏极均连接所述第一PMOS管的漏极，所述下拉MOS管的源极均适于输入第二电压，所述第二电压的电压值小于第一电压的电压值；所述导通控制单元适于在所述SRAM存储阵列进入工作状态且执行写操作前，控制全部或部分下拉MOS管在预定时间内处于导通状态。
【技术实现步骤摘要】
本专利技术涉及存储器领域，尤其涉及一种SRAM存储阵列的控制电路和SRAM存储器。
技术介绍
静态随机存取存储器(SRAM)具有在不需要更新的情况下保持数据的有利特点。图1为一种现有存储阵列功耗管控电路图。第二 PM0S关P2的栅极和漏极连接，相当于二极管功能。当Sle印信号和Shut Down信号都为逻辑0时，第一 PM0S管P1和第三PM0S管P3都处于导通状态，第一 PM0S管P1的导通可使得VA点的电压等于或者非常接近电源电压VDD，此时存储阵列101进入工作状态，可执行读写操作。当Sle印信号为逻辑1，Shut Down信号为逻辑0时，第一 PM0S管P1处于截止状态，第三PM0S管P3处于导通状态。此时存储阵列101处于休眠状态，可保持其存储的数据，但是不能执行读写操作。当Sle印信号和Shut Down信号都为逻辑1时，第一 PM0S管P1和第三PM0S管P3都处于截止状态，存储阵列101失去了电压/电流供给，进入关闭状态，该状态下存储阵列101不能读写操作并且其存储的数据都会丢失。SRAM存储单元可包括不同数量的晶体管，并且通常由晶体管的数量来命名，例如，六晶体管^T) SRAM、八晶体管(8T) SRAM等。晶体管通常形成用于存储位的数据锁存器。可以添加附加晶体管来控制对晶体管的存取。SRAM存储单元通常被布置为具有行和列的阵列。通常，SRAM存储单元的每行都连接至字线，其确定当前SRAM单元被选择或不被选择。SRAM存储单元的每列都连接至位线(或一对位线)，其被用于将位存储到SRAM存储单元或从SRAM存储单元读取位。负位线技术被用于改善处于低电源电压的单元写能力，特别是当抑制字线电压时。参考图2，其为连接至负电压发生器120的6T SRAM存储单元。假设逻辑0将被写入到所示的SRAM存储单元100中，从而位线BL承载表示逻辑低的低电压，以及位线BLB承载表示逻辑高的高电压。在执行写操作之前，节点110处于高电压，同时节点112处于低电压。为了将逻辑0写入SRAM存储单元，负电压(例如，-100mV)被加到位线BL上。负电压导致节点110和位线BL之间的电压差的增加。从而，写操作变得更容易。负电压发生器120生成所示的负电压，负电压发生器120包括接收电源电压VDD和生成负电压的电荷泵。图3示意性示出了电源电压VDD和由负电压发生器120生成的负位线电压之间的关系。如果电源电压VDD变低，则负电压的幅度也会减小。为了生成更低的负电压，负电压发生器120中的电容器需要更大，从而要求更大的芯片区域。并且，实现负位线技术成本很高。
技术实现思路
本专利技术解决的问题是现有SRAM存储阵列的执行写操作所需成本高、难度大。为解决上述问题，本专利技术提供一种SRAM存储阵列的控制电路，包括:第一 PM0S管、导通控制单元和至少一个下拉MOS管；所述第一 PM0S管的源极适于输入第一电压； 所述下拉M0S管的漏极均连接所述第一 PM0S管的漏极，所述下拉M0S管的源极均适于输入第二电压，所述第二电压的电压值小于第一电压的电压值；所述导通控制单元适于在所述SRAM存储阵列进入工作状态且执行写操作前，控制全部或部分下拉M0S管在预定时间内处于导通状态。可选的，所述处于导通状态的下拉M0S管的数量和尺寸与所述SRAM存储阵列执行写操作所需的编程电压相关。可选的，所述预定时间与所述SRAM存储阵列执行写操作所需的编程电压相关。可选的，所述导通控制单元包括:信号产生单元；所述信号产生单元适于在所述SRAM存储阵列进入工作状态且执行写操作前，产生使所述下拉M0S管处于导通状态的脉冲信号所述下拉M0S管的栅极适于输入所述信号产生单元产生的脉冲信号。可选的，所述导通控制单元包括:信号产生单元和至少一个选通门管，所述选通门的数量与所述下拉M0S管的数量相同；所述信号产生单元适于在所述SRAM存储阵列进入工作状态且执行写操作前，产生使所述下拉M0S管处于导通状态的脉冲信号；所述选通门的输出端与所述下拉M0S管的栅极一一对应连接，所述选通门的输入端适于输入所述信号产生单兀产生的脉冲信号。可选的，所述导通控制单元还包括选择单元，所述选择单元适于控制部分选通门处于可传输状态。可选的，所述导通控制单元包括:信号产生单元和至少一个开关M0S管，所述开关M0S管的数量与所述下拉M0S管的数量相同；每个下拉M0S管通过一个开关M0S管输入所述第二电压；所述信号产生单元适于在所述SRAM存储阵列进入工作状态且执行写操作前，产生使所述下拉M0S管处于导通状态的脉冲信号；所述下拉M0S管的栅极适于输入所述信号产生单元产生的脉冲信号。可选的，所述导通控制单元还包括选择单元，所述选择单元适于控制部分开关M0S管处于导通状态。可选的，所述信号产生单元包括:反相器、延时电路和或非门电路；所述反相器的输入端连接所述延时电路的输入端和所述第一 PM0S管的栅极，所述反相器的输出端连接所述或非门电路的第一输入端；所述延时电路的输出端连接所述或非门电路的第二输入端，所述延时电路适于延时的时间为所述预定时间；所述或非门电路的输出端连接所述下拉M0S管的栅极。本专利技术实施例还提供一种SRAM存储器，包括上述SRAM存储阵列的控制电路以及SRAM存储阵列，所述SRAM存储阵列的控制电路适于提供所述SRAM存储阵列执行写操作所需的编程电压。可选的，所述存储阵列包括呈阵列排布的存储单元，所述存储单元为6T存储单元或8T存储单元。与现有技术相比，本专利技术的技术方案的SRAM存储阵列的控制电路可以降低执行写操作的编程电压，不但降低了能耗，还提高了存储阵列的编程能力，并且无需使用负位线技术，降低了成本，减小了芯片面积。【附图说明】图1是现有存储阵列功耗管控电路图；图2是现有SRAM存储器的结构示意图；图3是现有位线写电压示意图；图4是本专利技术SRAM存储阵列的控制电路示意图；图5是本专利技术导通控制单元的一结构示意图；图6是本专利技术的相关波形示意图；图7是本专利技术导通控制单元的另一结构示意图；图8是本专利技术导通控制单元的又一结构示意图。【具体实施方式】为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。如图4所示，本专利技术实施例提供一种SRAM存储阵列1的控制电路，包括:第一PM0S管P11、导通控制单元2和至少一个下拉M0S管。本实施例以下拉M0S管的数量为m做举例说明，m个下拉M0S管包括第1个下拉M0S管N1....第m个下拉M0S管Nm。第一 PM0S管P11的源极适于输入第一电压VDD。全部下拉M0S管的漏极均连接第一 PM0S管PI 1的漏极，全部下拉M0S管的源极均适于输入第二电压GND,第二电压GND的电压值小于第一电压VDD的电压值。即，第1个下拉M0S管N1至第m个下拉M0S管Nm的漏极均连接第一 PM0S管P11的漏极，第1个下拉M0S管N1至第m个下拉M0S管Nm的源极均适于输入第二电压GND。所述第一电压VDD可以为电源电压，第二电压GND可以为地电压。导通控制单元2适于在SRAM存储阵列1进入工作状态且执行写操作前，控制全部或部分下拉M0S管在预定时间内处于导通状态。SRAM存储阵列1包括呈阵列排布的本文档来自技高网...
【技术保护点】
一种SRAM存储阵列的控制电路，其特征在于，包括：第一PMOS管、导通控制单元和至少一个下拉MOS管；所述第一PMOS管的源极适于输入第一电压；所述下拉MOS管的漏极均连接所述第一PMOS管的漏极，所述下拉MOS管的源极均适于输入第二电压，所述第二电压的电压值小于第一电压的电压值；所述导通控制单元适于在所述SRAM存储阵列进入工作状态且执行写操作前，控制全部或部分下拉MOS管在预定时间内处于导通状态。
【技术特征摘要】
【专利技术属性】
技术研发人员：黄瑞锋，郑坚斌，于跃，吴守道，彭增发，王林，
申请(专利权)人：展讯通信上海有限公司，
类型：发明
国别省市：上海;31
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。