具有通孔的堆叠结构上的缓冲层制造技术

本发明专利技术提供了具有通孔的堆叠结构上的缓冲层。一种结构包括第一和第二衬底、第一和第二应力缓冲层和钝化后互连(PPI)结构。第一和第二衬底包括第一和第二半导体衬底以及分别位于所述第一和第二半导体衬底上的第一和第二互连结构。第二互连结构位于第二半导体衬底的第一侧上。第一衬底在接合界面处接合至第二衬底。通孔至少延伸穿过第二半导体衬底进入第二互连结构。第一应力缓冲层位于与第二半导体衬底的第一侧相对的第二半导体衬底的第二侧上。PPI结构位于第一应力缓冲层上且电连接至通孔。第二应力缓冲层位于PPI结构和第一应力缓冲层上。

【技术实现步骤摘要】

本专利技术设及具有通孔的堆叠结构上的缓冲层。
技术介绍
由于各种电子组件（例如，晶体管、二极管、电阻器、电容器等）的集成密度的不断 提高，半导体行业已经历了快速发展。在极大程度上，集成密度的提高源自于最小部件尺寸 的不断减小（例如，将半导体工艺节点向亚20nm节点减小），运样允许在给定区域内集成更 多的组件。由于对小型化的需要，近来已经发展了更高速度和更大的带宽W及更低的功耗 和延迟，所W已经提出一种更小且更富创造性的半导体管忍封装技术的需要。 随着半导体技术的进一步发展，例如3D集成电路（3DIC)的堆叠半导体器件已作 为一种进一步降低半导体器件的物理尺寸的有效选择而出现。在堆叠半导体器件中，将诸 如逻辑、存储、处理器电路等的有源电路制造在不同的半导体晶圆上。两个或更多的半导体 晶圆可W彼此堆叠安装W进一步降低半导体器件的形状因数。 两个半导体晶圆可通过合适的接合技术接合在一起。堆叠半导体器件之间可提供 电连接。堆叠半导体器件可提供具有较小形状因数的较高密度且考虑到增强的性能和较低 的功耗。
技术实现思路
为解决现有技术中存在的问题，根据本专利技术的一个方面，提供了一种结构，包括： 第一衬底，包括第一半导体衬底和位于第一半导体衬底上的第一互连结构； 第二衬底，包括第二半导体衬底和位于第二半导体衬底的第一侧上的第二互连结 构，第一衬底在接合界面处接合至第二衬底，第一互连结构和第二互连结构设置在第一半 导体衬底和第二半导体衬底之间； 通孔，至少延伸穿过第二半导体衬底进入第二互连结构； 第一应力缓冲层，位于第二半导体衬底的第二侧上，第二半导体衬底的第二侧与 第二半导体衬底的第一侧相对； 纯化后互连（PPI)结构，位于第一应力缓冲层上且电连接至通孔；W及 第二应力缓冲层，位于PPI结构和第一应力缓冲层上。 根据本专利技术的一个实施例，通孔延伸超出接合界面且进入第一互连结构。 根据本专利技术的一个实施例，通孔未延伸超出接合界面。 根据本专利技术的一个实施例，接合界面基本由电介质与电介质接合构成。根据本专利技术的一个实施例，接合界面包括金属与金属接合。 根据本专利技术的一个实施例，开口穿过PPI结构，第二应力缓冲层至少部分地设置 在开口中。根据本专利技术的一个实施例，还包括：[001引凸块下结构，位于PPI结构上；化及 凸块接触件，位于凸块下结构上。 根据本专利技术的另一方面，提供了一种结构，包括： 接合结构，包括在接合界面处接合在一起的第一衬底和第二衬底，第一衬底包括 位于第一介电层中的第一金属化图案，第二衬底包括半导体衬底和位于第二半导体衬底上 的第二介电层中的第二金属化图案，接合结构还包括延伸穿过半导体衬底的通孔； 应力缓冲结构，位于半导体衬底上，应力缓冲结构包括第一应力缓冲层和重布件， 第一应力缓冲层设置在半导体衬底和重布件之间，重布件电连接至通孔；W及 外部连接件，电连接至重布件。 根据本专利技术的一个实施例，应力缓冲结构还包括第二应力缓冲层，重布件设置在 第一应力缓冲层和第二应力缓冲层之间。根据本专利技术的一个实施例，通孔延伸至第二衬底的第二金属化图案的一部分并且 未延伸超出接合界面。 根据本专利技术的一个实施例，通孔延伸至第二衬底的第一金属化图案的一部分。 根据本专利技术的一个实施例，重布件具有在外部连接件电连接至重布件的区域中穿 过重布件的开口。 根据本专利技术的一个实施例，位于接合界面处的第一衬底的第一表面基本由第一介 电材料构成，并且位于接合界面处的第二衬底的第二表面基本由第二介电材料构成，第一 表面直接接合至第二表面。 根据本专利技术的一个实施例，第一金属化图案的第一部分位于接合界面处，并且第 二金属化图案的第二部分位于接合界面处，第一金属化图案的第一部分直接接合至第二金 属化图案的第二部分。 根据本专利技术的又一方面，提供了一种方法，包括： 将第一衬底接合至第二衬底，第二衬底包括半导体衬底； 从半导体衬底的一侧形成至少延伸穿过半导体衬底的通孔； 在半导体衬底的一侧上形成第一应力缓冲层； 在第一应力缓冲层上形成电连接至通孔的纯化后互连（PPI)结构；W及 在PPI结构和第一应力缓冲层上形成第二应力缓冲层。 根据本专利技术的一个实施例，接合基本由电介质与电介质接合构成。 根据本专利技术的一个实施例，接合包括将第一衬底的第一金属化图案接合至第二衬 底的第二金属化图案。 根据本专利技术的一个实施例，形成通孔包括形成延伸进入第一衬底的通孔。 根据本专利技术的一个实施例，形成PPI结构包括形成具有穿过PPI结构的开口的PPI 结构。 根据本专利技术的一个实施例，还包括电连接至PPI结构的接触凸块。【附图说明】 当结合附图进行阅读时，根据下面详细的描述可W更好地理解本专利技术的各方面。 应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨 论，各种部件的数量和尺寸可W被任意增加或减少。 图lA、图IB和图2至图8是根据一些实施例的在形成接合结构的中间阶段的结构 的各种截面图。 图9是根据一些实施例的图6的修改。 图10A、10B、10C、IOD和图IOE是根据一些实施例的具有穿过其的开口的纯化后互 连件（PPI)的一部分的实例布局图。 W45] 图11是根据一些实施例的包括图9的修改的接合结构的截面图。 图12A、图12B和图13至图19是根据一些实施例的在形成接合结构的中间步骤中 结构的各种截面图。 图20是根据一些实施例的图17的修改。 W48] 图21是根据一些实施例的包括图20的修改的接合结构的截面图。【具体实施方式】 W下公开内容提供了许多用于实现主题的不同特征的不同实施例或实例。下面描 述了组件和布置的具体实例W简化本专利技术。当然，运些仅仅是实例，而不旨在限制本专利技术。 例如，在W下描述中，在第二部件上方或者第二部件上形成第一部件可W包括W直接接触 的方式形成第一部件和第二部件的实施例，且也可W包括在第一部件和第二部件之间可W 形成附加部件，使得第一部件和第二部件可W不直接接触的实施例。此外，本专利技术可在各个 实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身并没有规 定所讨论的各个实施例和/或配置之间的关系。此外，本文讨论的一些方法实施例被讨论 为W-种特定顺序实施，然而，其他方法实施例W任意逻辑顺序注重性能方面。 而且，为了便于描述，诸如"下面"、"之下"、"下部"、"之上"、"上部"等的空间相对 术语在此可W用于描述如图所示的一个元件或部件与另一个（或另一些）元件或部件的关 系。除了图中所示的定向之外，空间相对术语旨在包括器件在使用或操作过程中的不同定 向。装置可WW其他方式定向（旋转90度或为其他定向），并且在此使用的空间相对描述 符可W同样地作出相应的解释。 本文讨论的实施例是在堆叠和/或接合结构的背景下，且更具体地，具有至少延 伸穿过半导体衬底的通孔的堆叠和/或接合结构。本领域的技术人员会很容易地理解可对 本文所讨论实施例做出各种修改，其他实施例也可考虑运种修改。 图1A、图IB和图2至图8是根据实施例的在形成接合结构的中间阶段的结构的各 种截面图。先参照图IA和图1B，在接合工艺之前，根据各个实施例示出了第一衬底100和 第二衬底200。在一个实施例中，第当前第1页1 2 3本文档来自技高网...

【技术保护点】
一种结构，包括：第一衬底，包括第一半导体衬底和位于所述第一半导体衬底上的第一互连结构；第二衬底，包括第二半导体衬底和位于所述第二半导体衬底的第一侧上的第二互连结构，所述第一衬底在接合界面处接合至所述第二衬底，所述第一互连结构和所述第二互连结构设置在所述第一半导体衬底和所述第二半导体衬底之间；通孔，至少延伸穿过所述第二半导体衬底进入所述第二互连结构；第一应力缓冲层，位于所述第二半导体衬底的第二侧上，所述第二半导体衬底的所述第二侧与所述第二半导体衬底的所述第一侧相对；钝化后互连(PPI)结构，位于所述第一应力缓冲层上且电连接至所述通孔；以及第二应力缓冲层，位于所述PPI结构和所述第一应力缓冲层上。

【技术特征摘要】
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【专利技术属性】
技术研发人员：卢祯发，蔡正原，杜友伦，蔡嘉雄，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71