一种沟槽型DMOS单元及其制备方法和DMOS器件技术

本发明专利技术公开了一种沟槽型DMOS单元及其制备方法和DMOS器件，主要内容包括：通过增大牺牲氧化层的厚度，使得在牺牲氧化层与刻蚀后的半导体层进行氧化反应时，可以将在刻蚀过程中对沟槽侧壁造成的损伤部位几乎完全氧化掉，从而，可以最大程度地减少沟槽损伤部位的存在，在一定程度上避免了源、漏极间的漏电，有效改善源、漏极间漏电敏感的问题。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种沟槽型DMOS单元及其制备方法和DMOS器件，主要内容包括：通过增大牺牲氧化层的厚度，使得在牺牲氧化层与刻蚀后的半导体层进行氧化反应时，可以将在刻蚀过程中对沟槽侧壁造成的损伤部位几乎完全氧化掉，从而，可以最大程度地减少沟槽损伤部位的存在，在一定程度上避免了源、漏极间的漏电，有效改善源、漏极间漏电敏感的问题。【专利说明】-种沟槽型DMOS单元及其制备方法和DMOS器件
本专利技术涉及半导体
，尤其涉及一种沟槽型DMOS单元及其制备方法和 DMOS器件。
技术介绍
现有技术中，沟槽型双扩散金属氧化物半导体（Double DifTused M0S，DMOS)器件 的应用范围极其广泛，构成沟槽型DMOS器件的沟槽型DMOS单元的沟槽制备过程非常重要， 主要包括；对半导体进行双沟槽刻蚀，并在刻蚀后暴露出来的表面生成一层厚度为500A 的牺牲氧化物，然后利用湿法腐蚀掉该牺牲氧化层，进而再利用气相沉积等生产工艺在去 除掉牺牲氧化层的半导体表面生成所需的栅氧。 然而，在沟槽型DMOS单元的制备过程中，双沟槽侧壁并不是垂直的，而是呈85 度?87度倾斜状，在使用等离子体对半导体进行双沟槽刻蚀时，等离子体会对沟槽侧壁会 造成损伤，导致出现源、漏极间的漏电通道，使沟槽型DMOS单元在形成器件时，源、漏极间 漏电敏感，而对于沟槽型DMOS器件而言，源、漏极间是否漏电是衡量该器件本身的质量是 否可靠的重要参数，按照上述工艺制备的沟槽型DMOS单元会影响所构成的沟槽型DMOS器 件的正常运行。 【
技术实现思路
】 本专利技术实施例提供一种沟槽型DMOS单元及其制备方法和DMOS器件，用W解决现 有技术中存在的沟槽型DMOS器件的源、漏极间漏电敏感的问题。 本专利技术实施例采用W下技术方案： -种沟槽型DMOS单元的制备方法，所述方法包括： 对具有双沟槽的半导体层进行刻蚀； 在刻蚀后的半导体层表面生长一层厚度为800A-1000A、用于与半导体层表面进 行氧化反应的牺牲氧化层； 腐蚀所述牺牲氧化层后，在所述半导体层表面生成栅氧。 在本专利技术实施例提供的沟槽型DMOS单元的制备方法中，通过增大牺牲氧化层的 厚度，使得在牺牲氧化层与刻蚀后的半导体层进行氧化反应时，可W将在刻蚀过程中对沟 槽侧壁造成的损伤部位几乎完全氧化掉，从而，可W最大程度地降低沟槽损伤部位的存在， 在一定程度上避免了源、漏极间的漏电，有效改善源、漏极间漏电敏感的问题。 优选地，所述牺牲氧化层的厚度为800A、850A、900A, 950A或1000A。 在本专利技术实施例提供的沟槽型DMOS单元的制备方法中，可W根据实际需求和工 艺设备的限制，选择合适的牺牲氧化层的厚度，在一定程度上提高了制备工艺的灵活性。 优选地，腐蚀所述牺牲氧化层后，沟槽的开口宽度不大于第一 口限值，且双沟槽之 间的距离不小于第二口限值。 在本专利技术实施例提供的沟槽型DMOS单元的制备方法中，使沟槽的开口宽度不至 于过大，双沟槽之间的距离不至于过小，可使后续工艺能够正确执行。 -种利用沟槽型DM0S单元的方法制备的沟槽型DM0S单元，双沟槽侧壁一定厚度 的表面与厚度为800A-1000A的牺牲氧化层氧化反应掉。 在本专利技术实施例提供中，提供了一种利用沟槽型DM0S单元的方法制备的沟槽型 DM0S单元，在制备该沟槽型DM0S单元时，通过增大牺牲氧化层的厚度，使得在牺牲氧化层 与刻蚀后的半导体层进行氧化反应时，可W将在刻蚀过程中对沟槽侧壁造成的损伤部位几 乎完全氧化掉，从而，可W降低沟槽损伤部位的存在，在一定程度上避免了源、漏极间的漏 电，有效改善源、漏极间漏电敏感的问题。 优选地，所述牺牲氧化层的厚度为800A、850A、900A. 950A或1000A。 在本专利技术实施例中，提供了一种利用沟槽型DM0S单元的方法制备的沟槽型DM0S 单元，在其制备过程中，可W根据实际需求和工艺设备的限制，选择合适的牺牲氧化层的厚 度，在一定程度上提高了制备工艺的灵活性。 优选地，腐蚀所述牺牲氧化层后，沟槽的开口宽度不大于第一 口限值，且双沟槽之 间的距离不小于第二口限值。 在本专利技术实施例中，提供了一种利用沟槽型DM0S单元的方法制备的沟槽型DM0S 单元，在其制备过程中，使沟槽的开口宽度不至于过大，双沟槽之间的距离不至于过小，可 使后续工艺能够正确执行。 一种沟槽型DM0S器件，包括所述的沟槽型DM0S单元。 在本专利技术实施例提供中，提供了一种包括沟槽型DM0S单元的沟槽型DM0S器件，在 制备沟槽型DM0S单元时，通过增大牺牲氧化层的厚度，使得在牺牲氧化层与刻蚀后的半导 体层进行氧化反应时，可W将在刻蚀过程中对沟槽侧壁造成的损伤部位几乎完全氧化掉， 从而，可W降低沟槽损伤部位的存在，在一定程度上避免了源、漏极间的漏电，有效改善源、 漏极间漏电敏感的问题。 【专利附图】【附图说明】 为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使 用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本 领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可W根据该些附图获得其 他的附图。 图1为本专利技术实施例一中的双沟槽型DM0S单元的制备方法步骤示意图； 图2为本专利技术实施例一中的刻蚀后对沟槽侧壁造成损伤的沟槽型DM0S单元的结 构示意图； 图3为本专利技术实施例一中的生长牺牲氧化层后的双沟槽型DM0S单元的结构示意 图； 图4为本专利技术实施例一中的去除沟槽侧壁损伤部位的双沟槽型DM0S单元的结构 示意图； 图5为本专利技术实施例一中的生长栅氧后的双沟槽型DM0S单元的结构示意图。 【具体实施方式】 为了使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术作进 一步地详细描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施 例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的 所有其它实施例，都属于本专利技术保护的范围。 由于沟槽型DM0S单元的双沟槽在等离子体刻蚀过程中，会造成沟槽侧壁的损伤， 因此，导致形成的沟槽型DM0S器件的源、漏极间的漏电。目前，在沟槽型DM0S单元的制备 过程中，会在完成沟槽刻蚀后，在半导体层表面生长一层500A左右的牺牲氧化层，使该氧 化层与半导体层表面进行氧化反应，该样，就可W氧化掉一定厚度的半导体层表面。然而， 500A左右的牺牲氧化层的厚度有限，大致能氧化掉200A左右的半导体层，但实际工艺 中，沟槽侧壁的损伤不止200A，因而，目前的方法不能将沟槽侧壁的损伤部位全部氧化，仍 然会形成源、漏极间的漏电通道。 为此，本专利技术提供了一种新的沟槽型DM0S单元的制备方法，通过增加牺牲氧化层 的厚度，利用该牺牲氧化层与半导体层表面进行氧化反应，在氧化掉半导体层表面的同时， 几乎可W将沟槽刻蚀过程产生的损伤部位全部氧化掉，相对于现有技术方案中只能将损伤 部位部分氧化的情况而言，本专利技术在不改变沟槽型DM0S工艺流程的情况下，仅通过增大牺 牲氧化层的厚本文档来自技高网...

【技术保护点】
一种沟槽型DMOS单元的制备方法，其特征在于，所述方法包括：对具有双沟槽的半导体层进行刻蚀；在刻蚀后的半导体层表面生长一层厚度为用于与半导体层表面进行氧化反应的牺牲氧化层；腐蚀所述牺牲氧化层后，在所述半导体层表面生成栅氧。

【技术特征摘要】

【专利技术属性】
技术研发人员：赵圣哲，
申请(专利权)人：北大方正集团有限公司，深圳方正微电子有限公司，
类型：发明
国别省市：北京;11