本发明专利技术提供了一种半导体器件，包括：衬底，所述衬底具有第一半导体材料；第二半导体层，位于衬底之上；第三半导体层，位于第二半导体层之上，为器件形成区域；隔离结构，位于第三半导体层两侧、衬底之上；绝缘层，位于第三半导体层的源漏区域之下、隔离结构与第二半导体层端部之间。本发明专利技术的器件结构，同时具有体硅器件和SOI器件的各自优势，具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。同时，与SOI器件相比，消除了浮体效应和自热效应。
【技术实现步骤摘要】
本专利技术涉及半导体器件领域，特别涉及一种。
技术介绍
随着器件尺寸的不断缩小，单位面积芯片上的器件数目越来越多，这会导致动态功耗的增加，同时，器件尺寸的不断缩小必然引起漏电流的增加，进而引起静态功耗的增力口，而随着半导体器件的高度集成，M0SFET沟道长度不断缩短，一系列在M0SFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，这种现象统称为短沟道效应。短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。SOI衬底是在娃的下方嵌入了二氧化娃层，相对于体娃器件，SOI衬底形成的器件可以明显减小漏电流和功耗，改善短沟道效应，具有明显的性能优势。然而，SOI衬底的造价较高，并需要更大的器件面积以避免浮体效应(Floating Body Effect),难以满足器件高度集成化的要求，此外，由于嵌入了二氧化硅层，其器件的散热性能受到影响。
技术实现思路
本专利技术的目的旨在至少解决上述技术缺陷之一，提供一种。本专利技术提供了一种半导体器件，包括:衬底，所述衬底具有第一半导体材料；第二半导体层，位于衬底之上；第三半导体层，位于第二半导体层之上，为器件形成区域；隔离结构，位于第三半导体层两侧、衬底之上；绝缘层，位于第三半导体层的源漏区域之下、隔离结构与第二半导体层端部之间。可选的，所述衬底为体娃衬底，第二半导体层为GexSii χ, 0〈χ〈1,第三半导体层为石圭。可选的，绝缘层为氧化物材料，还形成于隔离结构与衬底之间以及第三半导体层与隔离结构之间。本专利技术还提供了一种半导体器件的制造方法，包括步骤:提供衬底，所述衬底具有第一半导体材料；在衬底上形成第二半导体层，以及在第二半导体层上形成第三半导体层；从第二半导体层的端部去除部分的第二半导体层，以形成开口 ；填满所述开口，以形成绝缘层；在第三半导体层两侧、衬底之上形成隔离结构；其中，第三半导体层为器件形成区域，开口位于第三半导体层的源漏区域之下。可选的，所述衬底为体硅衬底，形成第二半导体层和第三半导体层的步骤具体为:在衬底上外延生长Ge.Sh x的第二半导体层，0〈χ〈1 ；在第二半导体层上外延生长硅的第三半导体层；图案化所述第二半导体层及第三半导体层。可选的，从第二半导体层的端部去除部分的第二半导体层，以形成开口的步骤具体包括:采用湿法刻蚀，选择性去除第二半导体层，以在第二半导体层的端部形成开口。可选的，湿法刻蚀的刻蚀剂为HF、H202、CH3C00H和H20的混合液。可选的，在开口的中形成绝缘层的步骤具体包括:进行氧化，在衬底、第二半导体层、第三半导体层的暴露的表面上形成氧化物材料的绝缘层，且氧化物材料填满开口。本专利技术实施例提供的，在形成器件的第三半导体层的源漏区域之下形成有绝缘层的结构，且第三半导体层的沟道区域之下为半导体层，这样的器件结构，同时具有体硅器件和SOI器件的各自优势，具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。同时，与SOI器件相比，消除了浮体效应和自热效应。【附图说明】本专利技术上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中:图1-图6示出了根据本专利技术实施例的半导体器件的各个形成阶段的示意图；图7示出了根据本专利技术实施例的半导体器件的制造方法的流程图。【具体实施方式】下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。本专利技术旨在提出一种半导体器件，参考图6所示，该半导体器件包括:衬底10，所述衬底为第一半导体材料；第二半导体层11，位于衬底10之上；第三半导体层12，位于第二半导体层11之上，为器件形成区域；隔离结构16，位于第三半导体层12两侧、衬底10之上；绝缘层22，位于第三半导体层的源漏区域31之下、隔离结构16与第二半导体层11端部之间。在本专利技术中，在衬底之上形成了第二半导体层，该第二半导体层之上有用于形成器件的第三半导体层，该第二半导体仅形成在第三半导体层的沟道区域的下方，而在第二半导体层与隔离之间、源漏区域的下方形成有绝缘层的结构，这样，由于绝缘层的存在，明显减小了器件的漏电流和功耗，增加了器件的集成度。与SOI器件相比，沟道区域下方与衬底相连，具有更好的散热性能且避免了浮体效应的产生。同时，由于器件可以采用体硅衬底，避免了 SOI晶圆成本过高的限制。此外，本专利技术的器件可适用于强辐射的环境，如战略武器等，由于沟道下并无氧化硅的绝缘层，减小了辐照敏感区域面积，并可以通过背栅进行调节，释放部分辐照引起的电子空穴对，避免辐照引起的浮体效应。在本专利技术中，可以根据器件在制造工艺中需要以及器件性能的需求，选择衬底、第二半导体层、第三半导体层的材料，可以采用相同或不同的半导体材料，在本专利技术的优选实施例中，所述衬底为体硅衬底，第二半导体层为Ge.Sii Χ，0〈χ〈1，第三半导体层为硅，这种半导体材料的选择便于通过外延生长形成晶体的第二、第三半导体层，器件具有更优异的性倉泛。此外，绝缘层可以为各半导体层材料的氧化物材料，还形成于隔离结构与衬底之间以及第三半导体层与隔离结构之间，可以通过自对准的方式来形成。此外，本专利技术还提供了上述半导体器件的制造方法，为了更好的理解本专利技术的技术方案以及技术效果，以下将结合流程图7对具体的实施例进行详细描述。<当前第1页1 2 本文档来自技高网...
【技术保护点】
一种半导体器件，其特征在于，包括：衬底，所述衬底具有第一半导体材料；第二半导体层，位于衬底之上；第三半导体层，位于第二半导体层之上，为器件形成区域；隔离结构，位于第三半导体层两侧、衬底之上；绝缘层，位于第三半导体层的源漏区域之下、隔离结构与第二半导体层端部之间。
【技术特征摘要】
【专利技术属性】
技术研发人员：许静，闫江，陈邦明，王红丽，唐波，唐兆云，徐烨锋，李春龙，杨萌萌，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11
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