本发明专利技术题为“半导体集成电路装置及其输出电压调整方法”。本发明专利技术提供一种半导体集成电路装置，其包含能够经由调整输入端子输入电压及电流并使阈值电压变化的存储器元件，能够根据该阈值电压而使输出电压变化。进而，提供一种输出电压调整方法，在该半导体集成电路装置中，以使对调整输入端子的输入电压变化，从而使输出电压变化的方法设定任意的输出电压。
【技术实现步骤摘要】
本专利技术涉及具有恒压输出、恒压检测功能的半导体集成电路装置及其输出电压的调整方法。
技术介绍
用于电气设备的电路用电池等的外部电源来驱动，但是当该外部电源的电压值变动时有可能引起电路的误动作、各种异常现象，因此一般通常在电路与外部电源之间设置调整外部电源并输出一个恒压、或者监视电源的变动的功率管理1C，从而谋求稳定动作。特别是近年来在进行低电压化的微机、CPU等的半导体集成电路中，对于向功率管理1C输出的一个恒压的恒压性、监视的电压值等的高精度化要求越来越严格。作为从外部电源向电路输出一个恒压的功率管理1C，能举出例如图3那样的降压型串联稳压器。该半导体集成电路中，由PM0S输出元件104及电阻元件102构成的分压电路103对施加在接地端子105与电源端子106之间的外部电源电压进行分压。将由电阻元件102分压的电压输入误差放大器101的一个输入端子，与由基准电压电路100生成的恒定的基准电压值进行比较，按照其大小用误差放大器101来控制PM0S输出元件104的输入电压，使PM0S输出元件104的源极/漏极电阻变化。作为结果具有对输出端子107输出与基准电压电路100的基准电压值和分压电路103的电阻分压比对应的无电源电压依赖性的恒定的输出电压的功能。该输出电压通过以下的式(1)来计算。输出电压=基准电压值X分压电路电阻分压比(1)。该输出电压的调整中通过使电阻元件102的电阻值按照后述的方法变化，从而使分压电路103的分压比变化，基于式(1)设定为期望的输出电压值。因此，按每个作为目标的输出电压需要对半导体集成电路的分压电路进行加工/校正。另外如图4那样的、具有当电源电压成为一个恒压时输出信号的功能的电压检测器也是功率管理1C之一。该半导体集成电路中，将从电源端子106输入的电源电压转换为以由电阻元件102构成分压电路103分压后的电压，用比较器108与基准电压电路100的基准电压值进行比较，根据其大小从输出端子107输出电压信号。通过这样的机构实现监视电源电压、以为在成为某一固定的电压以上或以下的情况下进行适当处理而输出信号这样的功能的电压检测器。在该图4的例中也通过使电阻元件102变化而使分压电路103的分压比变化，基于(1)式设定期望的电压检测值。因此，按每个作为目标的输出电压需要对半导体集成电路的分压电路进行加工/校正。在半导体集成电路的分压电路中使用的先前的电阻元件中，使用向单晶硅半导体衬底注入了与半导体衬底相反导电型的杂质的扩散电阻、注入杂质的由多晶硅构成的电阻等。在分压电路的设计中使用多个该电阻器的情况下，设定其长度/宽度/电阻率全部同一。这是因为通过这样各个电阻元件会均等地承受决定形状的蚀刻加工工艺时的形状偏差、杂质注入偏差，即便电阻元件的绝对值出现偏差，也能将电阻元件彼此的电阻比率保持一定。在分压电路内使用具有基于该一定形状/ 一定电阻率的一定电阻值的电阻元件的情况下，如图5的电阻群201至204那样，通过串联连接或并联连接单位电阻元件200实现各种电阻值。该单位电阻元件200如先前所述，是同一形状/同一电阻率的电阻元件，因此也能高精度地保持由该电阻比率高的单位电阻元件构成的电阻群的电阻比。另外对于电阻群201至204并联设置例如由多晶硅构成的熔丝301至304，以能从外部进行激光照射而切断。而且以能根据该激光照射进行的熔丝的切断/未切断，根据需要改变从端子109到端子110之间的电阻值。而且从端子110输出与在端子110到端子111之间形成的固定电阻的分压比。如以上那样在具有高精度的电阻比的分压电路中，通过多激光切断晶硅熔丝能够高精度地得到期望的分压比，能够一边使用同一半导体集成电路一边做出具有各种目标的输出电压的制品。—般的输出电压的调整方法如图2所示。首先，将最初在半导体加工工厂中精加工的制品的输出电压原样测定(图2 (1))。接着响应该输出电压而基于预先准备的计算式或数据库，用激光加工设置在分压电路的多晶硅熔丝，从而进行输出电压的微调(图2 (2))。最后再次测定加工的制品的输出电压，确认是否落在期望的规格标准内(图2 (3))。在此不入规格标准的制品定为不可出货。除此以外，也有一边监视输出电压一边慢慢加工电阻器，当达到期望的输出电压时停止加工的联机修整法。图2的方法对比于联机修整法，称为脱机修整法。接着根据图6 (1)、(2)对在图3、4中同样使用的基准电压电路进行说明。基准电压电路在以往最基本的电路中，由耗尽型NM0S晶体管402和增强型NM0S晶体管401构成。如图6 (1)所示，各个晶体管形成在半导体衬底1内的Ρ型阱区域5上，包括栅极电极6、栅极氧化膜9、Ν型源极/漏极区域12，各自差异在于:在栅极氧化膜9下形成的用于决定阈值电压的杂质区域中，耗尽型NM0S晶体管402的情况下形成有Ν型沟道杂质区域10，增强型NM0S晶体管403的情况下形成有Ρ型沟道杂质区域11。而且分别具有用于控制晶体管动作的漏极端子2、源极端子3、用于固定Ρ型阱区域的电位的主体端子4。如图6 (2)那样将这样的耗尽型NM0S晶体管402和增强型NM0S晶体管401串联连接在电源端子403与接地端子404间，从作为电流源的耗尽型NM0S晶体管402输出恒定电流，向成为负载元件的增强型NM0S晶体管401的漏极端子2输入，从而将在增强型NM0S晶体管401的漏极端子产生的电压作为恒定电压向基准电压输出端子405输出。(例如，参照专利文献1) 现有技术文献专利文献 专利文献1:日本特开2008 — 198775号公报。
技术实现思路
专利技术要解决的课题 现有的半导体集成电路装置的输出电压调整方法存在如下课题。关于脱机修整法: 1)由于需要测定2次、加工1次，所以工期变长，会妨碍迅速送货； 2)为此而进行的加工或用于测定的装置投资负担会变得庞大； 3)进行图2(3)的测定，成为非标准的制品的再调整变得困难，且难以抑制成品率的下降；等。特别是关于上述3)，脱机修整法中以电阻分压成为理想情况为前提进行用于调整的计算式、数据库的构建，但是在半导体集成电路制造中因制造上的不稳定而即便没有做到电阻值的绝对值程度，电阻分压比也依然会出现偏差，因此不能使发生非标准的可能性成为零。进而，该脱机修整方法中，需要设置多个电阻元件和用于修整的多个熔丝，无法避免制品芯片尺寸的增大。如前所述在不追究电阻分压比的高精度化的情况下，需要增加电阻元件的尺寸、件数，因此有规格标准越严则成本增加的程度就越大的倾向。另外关于联机修整法，存在因电阻值的不稳定性而难以得到高精度的输出电压的根本性课题。这是因为在激光加工中被激光照射的电阻元件发热，在具有温度依赖性的情况下电阻值会变化、或者在激光照射后的电阻元件的再结晶化等中电阻值会偏离。用于解决课题的方案 为了解决上述课题，本专利技术设为如下。即， 为半导体集成电路装置，包含具备调整输入端子和输出电压端子、通过从调整输入端子施加电压及电流从而阈值电压变动，能够根据该存储器元件的阈值电压的变化量而使来自输出电压端子的输出电压变化。进而，为半导体集成电路装置，具有基准电压电路，其包含具备调整输入端子的存储器元件，根据该存储器元件的阈值电压的变化，从基准电压电路输出的本文档来自技高网...
【技术保护点】
一种半导体集成电路装置，其特征在于，包含具备调整输入端子和输出电压端子、通过从所述调整输入端子施加电压及电流从而阈值电压变动的存储器元件，能够根据所述存储器元件的阈值电压的变化量而使来自所述输出电压端子的输出电压变化。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：原田博文，加藤伸二郎，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：日本;JP
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