记忆元件的制造方法技术

本发明专利技术是有关于一种记忆元件的制造方法，包括：在第一区与第二区的基底上形成堆叠层,堆叠层包括储存层、第一导体层以及第一罩幕层。将堆叠层图案化，以形成多个第一图案化的堆叠层。第一图案化的堆叠层沿着第一方向延伸，从第一区延伸到第二区。每一第一图案化的堆叠层两侧分别具有开口。在基底上形成填充层，填充层填入开口中。在基底的第一区上形成第二罩幕层，第二罩幕层未覆盖第二区的填充层。以第二罩幕层以及填充层为罩幕，移除第二区的第一图案化的堆叠层以及部分基底，以在第二区的基底中形成多个沟渠。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件的制造方法，特别是涉及一种。
技术介绍
记忆体可以分为易失性记忆体(Volatile memory)与非易失性记忆体(Non-volatile memory)两类。易失性记忆体在电源供应中断后，其记忆体所储存的数据便会消失；而非易失性记忆体即使电源供应中断，其记忆体所储存的数据并不会消失，重新供电后，就能够读取记忆体中的数据。因此，非易失性记忆体可广泛地应用在电子产品，尤其是可携带性产品。随着记忆元件的集成度提高与尺寸缩小，为了确保多个记忆胞(Memory cell)之间彼此电性隔离，必须形成多个隔离结构与介电层，而多个隔离结构与介电层必须经由多道复杂的微影工艺来形成，所以可能造成隔离结构与介电层之间的对准失误(Mis-alignment)以及增加工艺变异(Process variat1n)。因此，目前极需一种可以简化工艺来制造记忆元件并减轻对准失误问题的制造方法。由此可见，上述现有的在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
技术实现思路
本专利技术明的目的在于，克服现有的存在的缺陷，而提供一种新的，所要解决的技术问题是使其可简化工艺，以达到减少工艺变异以及降低工艺成本的功效，非常适于实用。本专利技术的目的及解决其技术问题是采用以下技术方案来实现的。依据本专利技术提出的一种，其步骤包括:提供基底，上述基底具有第一区以及第二区。在第一区与第二区的基底上形成堆叠层，上述堆叠层包括储存层、第一导体层以及第一罩幕层。然后，图案化堆叠层，以形成多个第一图案化的堆叠层，上述第一图案化的堆叠层沿着第一方向延伸，从第一区延伸到第二区，每一第一图案化的堆叠层两侧分别具有开口。接着，在基底上形成填充层，上述填充层填入上述开口中。在基底的第一区上形成第二罩幕层，第二罩幕层未覆盖第二区的填充层。之后，以填充层为罩幕，移除第二区内的第一图案化的堆叠层以及部分基底，以在第二区的基底中形成多个沟渠。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的，其中上述的沟渠形成之后，还包括移除填充层，裸露出第一区的第一图案化的堆叠层的表面。然后，在第一区的第一图案化的堆叠层之间的开口中形成多个埋入式介电层，并在第二区的沟渠中形成多个隔离结构。接着，移除第一罩幕层，以暴露第一导体层的表面。之后，在基底上形成在第二方向延伸的第二导体层，并将第一区的每一第一图案化的堆叠层图案化成多个第二图案化的堆叠层。前述的，其中移除上述填充层的方法包括干式蚀刻法或湿式蚀刻法。前述的，其中上述埋入式介电层与隔离结构为同时形成。前述的，其中上述埋入式介电层与隔离结构的形成方法包括:在基底上形成介电材料层，介电材料层填入于第一区的第一图案化的堆叠层之间的开口之中，并填入于第二区的沟渠之中，且覆盖第一罩幕层。然后，以第一罩幕层为停止层，移除第一罩幕层上的介电材料层。前述的，其中上述填充层的材料与第一罩幕层的材料不同。前述的，其中上述填充层的材料包括流体材料。前述的，其中上述流体材料包括光阻或有机介电材料。前述的，其中上述填充层的形成方法包括:旋转涂布法、高密度等离子体化学气相沉积法(HDPCVD)或增强高深宽比沟填工艺(Enhanced High AspectRat1 Process, eHARP)。前述的，其中在形成上述填充层之前，还包括在每一第一图案化的堆叠层两侧的基底中分别形成埋入式掺杂区，埋入式掺杂区沿着第一方向延伸。本专利技术与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本专利技术至少具有下列优点及有益效果:本专利技术藉由填充层做为蚀刻沟渠的罩幕，之后，同时形成埋入式介电层与隔离结构，可简化记忆元件的制造工艺，达到减少工艺变异以及降低工艺成本的功效。综上所述，本专利技术是有关于一种，包括:在第一区与第二区的基底上形成堆叠层，堆叠层包括储存层、第一导体层以及第一罩幕层。将堆叠层图案化，以形成多个第一图案化的堆叠层。第一图案化的堆叠层沿着第一方向延伸，从第一区延伸到第二区。每一第一图案化的堆叠层两侧分别具有开口。在基底上形成填充层，填充层填入开口中。在基底的第一区上形成第二罩幕层，第二罩幕层未覆盖第二区的填充层。以第二罩幕层以及填充层为罩幕，移除第二区的第一图案化的堆叠层以及部分基底，以在第二区的基底中形成多个沟渠。本专利技术在技术上有显著的进步，具有明显的积极效果，诚为一新颖、进步、实用的新设计。上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。【附图说明】图1A至图1K是依照本专利技术实施例所绘示的记忆元件的制造流程的俯视图。图2A至图2K分别是沿图1A至图1K的I1-1I线的剖面示意图。图3A至图3K分别是沿图1A至图1K的II1-1II线的剖面示意图。图4是沿图1K的IV-1V线的剖面示意图。10:基底11:堆置层lla、llb:图案化的堆叠层 12、12a、12b、12c:储存层14、14a:第一导体层16、16a:第一罩幕层18:开口19:抗反射层20:第二罩幕层22:沟渠24:介电材料层24a:埋入式介电层24b:隔离结构28、28a:第二导体层30、30a:罩幕层100:埋入式掺杂区110:填充层R1、R2:区D1、D2:方向T1:厚度【具体实施方式】为更进一步阐述本专利技术为达成预定专利技术目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本专利技术提出的其【具体实施方式】、方法、步骤、特征及其功效，详细说明如后。图1A至图1K是依照本专利技术实施例所绘示的记忆元件的制造流程的俯视图。图2A至图2K分别是沿图1A至图1K的I1-1I线的剖面示意图。图3A至图3K分别是沿图1A至图1K的II1-1II线的剖面示意图。图4是沿图1K的IV-1V线的剖面示意图当前第1页1 2 3 本文档来自技高网...

【技术保护点】
一种记忆元件的制造方法，其特征在于其包括以下步骤：提供一基底，该基底具有一第一区以及一第二区；在该第一区与该第二区的该基底上形成一堆叠层，该堆叠层包括一储存层、一第一导体层以及一第一罩幕层；图案化该堆叠层，以形成多个第一图案化的堆叠层，该些第一图案化的堆叠层沿着一第一方向延伸，从该第一区延伸到该第二区，每一第一图案化的堆叠层两侧分别具有一开口；在该基底上形成一填充层，该填充层填入该些开口中；在该基底的该第一区上形成一第二罩幕层，该第二罩幕层未覆盖该第二区的该填充层；以及以该填充层为罩幕，移除该第二区内的该些第一图案化的堆叠层以及部分该基底，以在该第二区的该基底中形成多个沟渠。

【技术特征摘要】

【专利技术属性】
技术研发人员：李智雄，李建颖，韩宗廷，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71